选自例如P型M0SFET31或例如N型M0SFET32或其混合组合，并经过由CPU配置1端口 23所控制选择连通的路径输出至CPU22。
[0034]相似地，图3b示出了根据本发明的一个实施例的由三态逻辑门电路实现开关功能的可配置RC硬件滤波器。在该实施方式中CPU配置1端口 23控制三态逻辑门电路33的连通或断开。
[0035]图4示出了根据本发明的另一实施例的可配置数字滤波器框图。由HSC输入41输入一串数字信号至滤波器功能模块44，经滤波后从HSC输出42输出至CPU。滤波器功能模块44包括彼此耦合的采样单元45和判断单元46。采样单元45与HSC输入41耦合并接受来自其的数字信号，也与时钟输入43耦合。在经过采样单元45和判断单元46处理之后，信号被传导至HSC输出42。
[0036]在时钟的每一个上升沿或下降沿，采样单元45对HSC输入41的逻辑状态进行采样，判断单元46对采样值进行分析。通常需要对连续的采样值分析许多次，确定哪些采样值是噪声并排除这些噪声，并且决定什么逻辑状态应当被输出至HSC输出的引脚。
[0037]可配置的参数可以选自以下的至少一个:判断单元的采样次数、时钟频率、以及判断方案。
[0038]对于判断单元的采样次数，其可以被设置为2、3直至η。通常该数字越大，越能更好地排除噪声。
[0039]对于时钟频率，可以设置CPU的脉宽调制(PWM)输出为时钟，并且可以根据应用的不同而改变时钟的频率，或者可以设定特定频率以排除特定的噪声。
[0040]对于判断方案，可以有多种选择，例如可以选择以下两种方案之一:
[0041]判断方案1:连续地对HSC输入的逻辑状态采样N次，如果该N次的所有的采样逻辑状态都相同，改变逻辑状态作为更新的状态至HSC输出，如果该N次的采样逻辑状态并非全部相同，保持HSC输出的逻辑状态与之前的逻辑状态相同。
[0042]判断方案2:连续地对HSC输入逻辑状态采样，对逻辑状态进行计数，并确定一个阀值(阀值可以设为2、3直至N)。如果目前的采样逻辑状态与之前采样逻辑状态相同，该计数值进行加1，如果目前的采样逻辑状态与之前采样逻辑状态不同，该计数值进行减I。如果计数值达到该阀值，改变逻辑状态作为更新的状态至HSC输出，如果计数值没有达到该阀值，保持HSC输出的逻辑状态与之前的逻辑状态相同。
[0043]通常，配置时钟频率和判断单元的采样次数的准则为:判断单元的采样次数/Fc^k< 1/2 X (l/FWOTk)，其中Feltjek是PWM时钟的频率，Fwork是HSC的工作频率。
[0044]图5示出了根据本发明该实施例的可配置数字滤波器在IMHz频率的采样时钟信号53条件时的HSC输入51和HSC输出52波形示例。该应用需要HSC工作在10kHz的频率下，所以可以设计该数字滤波器排除3us宽的噪声(因为3us < 1/2X Ι/lOOkhz)，那么将设定时钟频率为1MHz，将判断单元的采样次数设定为3，以及将判断方案选择为方案I。在该情况下，3us宽的噪声被排除了。
[0045]例如，如图5所示的示例，由于采取了判断方案I而判断单元的采样次数N已经被设定3，经过A、B、C连续采样三次后，该三次的采样逻辑状态均相同，逻辑状态被改变为新的状态，如在D处所见。相对地，经过D、E、F连续三次采样后，该三次的采样逻辑状态并不相同，那么D、E将被判断为噪声进而可以得以被排除。
[0046]通过以上描述和相关附图中所给出的教导，这里所给出的本公开的许多修改形式和其它实施方式将被本公开相关领域的技术人员所意识到。因此，所要理解的是，本公开的实施方式并不局限于所公开的【具体实施方式】，并且修改形式和其它实施方式意在包括在本公开的范围之内。此外，虽然以上描述和相关附图在部件和/或功能的某些示例组合形式的背景下对示例实施方式进行了描述，但是应当意识到的是，可以由备选实施方式提供部件和/或功能的不同组合形式而并不背离本公开的范围。就这点而言，例如，与以上明确描述的有所不同的部件和/或功能的其它组合形式也被预期处于本公开的范围之内。虽然这里采用了具体术语，但是它们仅以一般且描述性的含义所使用而并非意在进行限制。
【主权项】
1.一种滤波器，包括: 输入，其将待处理的信号引入滤波模块； 输出，其输出被滤波模块处理后的信号；以及 滤波模块，所述滤波器的滤波器参数是可配置的。
2.根据权利要求1所述的滤波器，其中，所述滤波模块包括在一端均电连接至所述输出的至少两个并联连接的电阻器和电容器，所述电容器的另一端接地，所述至少两个电阻器各自的另一端可选择地与至少一个切换器的一端电连接，所述切换器的另一端与所述HSC输入电连接。
3.根据权利要求1所述的滤波器，其中所述滤波器是用于可编程控制器PLC的高速计数器HSC的滤波器。
4.根据权利要求3所述的滤波器，其中所述切换器由CPU配置1端口控制连通或断开。
5.根据权利要求3所述的滤波器，其中将所述滤波模块的时间常数设定为小于HSC的时间周期的1/5。
6.根据权利要求1-5中任意一项所述的滤波器，其中所述切换器为M0SFET，具有与所述电阻器相同的数量并且与每一个所述电阻器串联连接，其中每个所述MOSFET选自P型MOSFET 或 N 型 MOSFET。
7.根据权利要求1-5中任意一项所述的滤波器，其中所述切换器为三态逻辑门电路，具有与所述电阻器相同的数量并且与每一个所述电阻器串联连接。
8.根据权利要求1所述的滤波器，其中所述滤波模块包括互相电连接的用于对所述输入的逻辑状态进行采样的采样单元和用于对经过所述采样单元的信号进行分析的判断单元，所述采样单元与所述输入电连接，所述判断单元所述输出电连接，所述采样单元与采样时钟信号输入电连接； 其中，所述滤波模块对信号噪声的滤波范围通过调整判断单元的采样次数、时钟频率以及判断方案至少之一是可配置的。
9.根据权利要求8所述的滤波器，其中所述判断单元的采样次数是至少为2的正整数。
10.根据权利要求8所述的滤波器，其中所述判断方案被配置为: 连续地对所述输入的逻辑状态采样η次，当所有η次采样的逻辑状态都相同时，改变逻辑状态作为更新的状态至所述输出，当所述η次采样的逻辑状态并非全部相同时，保持所述输出的逻辑状态与之前的逻辑状态相同。
11.根据权利要求8所述的滤波器，其中所述判断方案被配置为: 连续地对所述输入的逻辑状态采样，对采样的逻辑状态进行计数并获得计数值，并确定一个至少为2的正整数的阀值，当目前采样的逻辑状态与之前采样的逻辑状态相同时，所述计数值加1，当目前采样的逻辑状态与之前采样的逻辑状态不同，所述计数值减1，当所述计数值达到所述阀值时，改变逻辑状态作为更新的状态至所述输出，当所述计数值没有达到所述阀值时，保持所述输出的逻辑状态与之前的逻辑状态相同。
12.根据权利要求8-11任意一个所述的滤波器，其中所述滤波器是用于可编程控制器PLC的高速计数器HSC的滤波器。
13.根据权利要求12所述的滤波器，其中所述判断单元的采样次数和所述时钟频率被配置为根据以下准则所确定:Ns/Fclock〈 1/2 X (I/Fwork) 其中，Ns表示所述判断单元的采样次数,Fclock表示所述时钟频率,Fwork表示所述HSC需要工作的频率。
【专利摘要】本公开提供了一种可配置硬件滤波器，包括输入，其将待处理的信号引入滤波模块；输出，其输出被滤波模块处理后的信号；以及滤波模块，该滤波器的滤波器参数是可配置的。通过引入本公开的滤波器，可以更有效及灵活地排除例如可编程控制器的设备中的多种瞬态噪声。
【IPC分类】H03H21-00
【公开号】CN104734669
【申请号】CN201310714416
【发明人】陈海鹏, 陈美良, 谢鉴, 张树人, 杨宏伟, 罗亮
【申请人】施耐德电气工业公司
【公开日】2015年6月24日
【申请日】2013年12月20日