其特征在于，所述主控级响应于所述控制信号，并且其中所述从动级与所述控制信号隔离开来。4.如权利要求1所述的电路，其特征在于，所述或非逻辑门的所述输出被配置成提供到多个触发器电路。5.如权利要求1所述的电路，其特征在于，所述从动级包括反相器，并且其中所述反相器的输入被耦合到两个串联耦合的上拉晶体管。6.如权利要求5所述的电路，其特征在于，所述反相器的所述输入进一步被耦合到两个串联耦合的下拉晶体管，并且其中所述两个串联耦合的上拉晶体管的宽度大于所述两个串联耦合的下拉晶体管的宽度。7.如权利要求6所述的电路，其特征在于，所述两个串联耦合的下拉晶体管的宽度约等于制造规则所准许的最小宽度。8.如权利要求1所述的电路，其特征在于，所述控制信号包括设置信号，其中所述主控级响应于所述设置信号以在设置模式中设置所述主控级，并且其中所述主控级配置成在所述设置模式中设置所述从动级。9.一种电路，包括: 触发器的主控级；以及 所述触发器的从动级，所述从动级响应于所述主控级， 其中所述触发器处于单功率域中，并且其中所述主控级配置成在保留操作模式期间向所述从动级的输入提供高阻抗输出。10.如权利要求9所述的电路，其特征在于，所述主控级配置成通过将所述主控级的状态节点与电源并与接地电隔离来提供所述高阻抗输出。11.如权利要求10所述的电路，其特征在于，所述高阻抗输出是经由所述主控级的三态元件来生成的，并且其中所述三态元件响应于保留操作模式控制信号。12.如权利要求10所述的电路，其特征在于，所述触发器在正常操作模式期间由所述单功率域的电源电压供电，并且其中所述电源电压在所述保留操作模式期间被降低至所述单功率域中的保留电压。13.如权利要求10所述的电路，其特征在于，所述触发器包括不多于两个的传送门。14.一种方法，包括: 用在或非逻辑门的第二输入处的控制信号来选择性地门控在所述或非逻辑门的第一输入处的时钟信号，以在所述或非逻辑门的输出处生成所述时钟信号的经选择性地门控的反相版本； 生成所述时钟信号的经选择性地门控的版本；以及 将所述时钟信号的所述经选择性地门控的反相版本和所述时钟信号的所述经选择性地门控的版本提供到触发器的主控级和所述触发器的从动级，其中所述主控级响应于所述控制信号以控制所述从动级。15.如权利要求14所述的方法，其特征在于，所述控制信号包括重置信号，其中所述主控级响应于所述重置信号以在重置模式期间重置所述主控级，并且其中所述主控级配置成在所述重置模式期间重置所述从动级。16.如权利要求15所述的方法，其特征在于，所述从动级与所述重置信号隔离开来。17.如权利要求14所述的方法，其特征在于，所述或非逻辑门的所述输出被配置成提供到多个触发器电路。18.如权利要求14所述的方法，其特征在于，所述从动级包括反相器，并且其中所述反相器的输入被耦合到两个串联耦合的上拉晶体管。19.如权利要求18所述的方法，其特征在于，所述反相器被配置成生成所述从动级的输出。20.如权利要求18所述的方法，其特征在于，所述反相器进一步被耦合到两个串联耦合的下拉晶体管，并且其中所述两个串联耦合的上拉晶体管的宽度大于所述两个串联耦合的下拉晶体管的宽度。21.如权利要求20所述的方法，其特征在于，所述两个串联耦合的下拉晶体管的宽度约等于制造规则所准许的最小宽度。22.如权利要求14所述的方法，其特征在于，进一步包括: 在所述从动级接收所述主控级的输出；以及 响应于所述主控级的所述输出以及响应于重置信号经由与非逻辑门来选择性地重置所述从动级的所述输出。23.如权利要求22所述的方法，其特征在于，所述与非逻辑门配置成在操作模式期间充当反相器并且在重置模式期间执行重置功能。24.如权利要求14所述的方法，其特征在于，所述控制信号包括设置信号，其中所述主控级响应于所述设置信号以在设置模式期间设置所述主控级，并且其中所述主控级配置成在所述设置模式期间设置所述从动级。25.—种方法，包括: 在操作模式期间将触发器的主控级的输出提供到所述触发器的从动级的输入，其中所述触发器处于单功率域中；以及 在保留模式期间向所述从动级的所述输入提供高阻抗输出。26.如权利要求25所述的方法，其特征在于，所述主控级配置成通过将所述主控级的状态节点与电源并与接地电隔离来提供所述高阻抗输出。27.如权利要求25所述的方法，其特征在于，所述高阻抗输出经由所述主控级的三态元件来生成，并且其中所述三态元件响应于保留操作模式控制信号。28.如权利要求25所述的方法，其特征在于，所述触发器被配置成在正常操作模式期间由所述单功率域的电源电压来供电，并且其中所述电源电压在所述保留操作模式期间被降低至保留电压。29.如权利要求25所述的方法，其特征在于，所述触发器包括不多于两个的传送门。30.一种电路，包括: 用于响应于时钟信号和控制信号来执行逻辑操作的装置； 用于存储数据的第一装置； 响应于所述用于存储数据的第一装置的用于存储数据的第二装置；以及 响应于所述用于执行逻辑操作的装置的用于反相的装置，其中所述用于反相的装置配置成输出时钟信号的经延迟版本， 其中所述用于执行逻辑操作的装置的输出和所述时钟信号的所述经延迟版本被提供到所述用于存储数据的第一装置以及提供到所述用于存储数据的第二装置，以及 其中，所述用于存储数据的第一装置响应于所述控制信号以控制所述用于存储数据的第二装置。31.如权利要求30所述的电路，其特征在于，所述控制信号包括重置信号，其中所述用于存储数据的第一装置响应于所述重置信号以在重置模式中重置所述用于存储数据的第一装置，以及其中所述用于存储数据的所述第一装置被配置成在所述重置模式中重置所述用于存储数据的第二装置。32.一种电路，包括: 用于存储数据的第一装置；以及 响应于所述用于存储数据的第一装置的用于存储数据的第二装置， 其中所述用于存储数据的第一装置和所述用于存储数据的第二装置处于单功率域中，并且其中所述用于存储数据的第一装置配置成在保留操作模式期间向所述用于存储数据的第二装置的输入提供高阻抗输出。33.如权利要求32所述的电路，其特征在于，所述用于存储数据的第一装置被配置成通过将所述用于存储数据的第一装置的状态节点与电源并与接地电隔离来提供所述高阻抗输出。34.一种存储指令的非瞬态计算机可读存储介质，所述指令能由计算机执行以执行操作，所述操作包括: 用在或非逻辑门的第二输入处的控制信号来选择性地门控在所述或非逻辑门的第一输入处的时钟信号，以在所述或非逻辑门的输出处生成所述时钟信号的经选择性地门控的反相版本， 经由反相器从所述时钟信号的所述经选择性地门控的反相版本来生成所述时钟信号的经选择性地门控的版本， 将所述时钟信号的所述经选择性地门控的反相版本和所述时钟信号的所述经选择性地门控的版本提供到触发器的主控级和所述触发器的从动级，其中所述主控级响应于所述控制信号以控制所述从动级。35.一种存储指令的非瞬态计算机可读存储介质，所述指令能由计算机执行以执行操作，所述操作包括: 在正常模式期间将触发器的主控级的输出提供到所述触发器的从动级的输入，其中所述触发器处于单功率域中；以及 在保留操作模式期间向所述从动级的所述输入提供高阻抗输出。
【专利摘要】一种电路(100)包括响应于时钟信号(103)以及控制信号(104)的逻辑门(133)。该电路还包括触发器的主控级(101)。该电路进一步包括该触发器的响应于该主控级的从动级(102)。该电路进一步包括响应于该逻辑门并且配置成输出该时钟信号的经延迟版本的反相器(109)。该逻辑门的输出和该时钟信号的经延迟版本被提供给该触发器的主控级(101)和从动级(102)。该主控级响应于该控制信号来控制(122输出)该从动级。
【IPC分类】H03K3/356, H03K3/3562
【公开号】CN105122646
【申请号】CN201480020737
【发明人】S·H·拉苏里, A·达塔, J·M·沙阿, M·圣-劳伦特, P·K·帕卡, S·巴帕特, R·维兰谷蒂皮查, M·H·阿布-拉玛, P·B·帕特尔
【申请人】高通股份有限公司
【公开日】2015年12月2日
【申请日】2014年4月4日
【公告号】US20140306735, WO2014168838A2, WO2014168838A3