计数器31中包含有X个触发器，本领域技术人员可以根据需要来对计数器中寄存器中的个数X，本申请不做具体要求。
[0083]所述延迟输出模块30还包括:延迟信号输出模块32，用于输出所述延迟后的同步标识信号。所述延迟信号输出模块32用于:在所述计数器31的计数值达到预设输出延迟参数值时，输出脉冲宽度为一个所述工作时钟信号长度的高电平，且在所述计数器的计数值未达到所述预设输出延迟参数时，输出脉冲宽度为一个所述工作时钟信号长度的低电平。
[0084]具体来讲，用户可以根据实际情况来设置预设输出延迟参数值，如当需要将所述同步标识信号延迟50个所述工作时钟信号长度时，在计数器的计数值为50时，输出一个工作时钟信号长度的高电平(1ns)，在所述计数器的计数值未达到所述预设输出延迟参数时，输出低电平。以上述方式，输出所述延迟后的同步标识信号，在图5至图7中，用&表示所述延迟后的同步标识信号，D表示预设输出延迟参数。
[0085]在本申请实施例中，用户可以根据需要接收的双脉冲同步信号具体设置M位移位寄存器、S位移位寄存器中触发器的数量，也可以设置计数器中触发器的数量X。由于本申请实施例中的同步检测装置可以应用到FPGA中，在固化之后，为了满足用户能够根据情况进行灵活配置，需要移位寄存器和计数器的存储位数尽可能的大，在本申请实施例中，只要满足M大于双脉冲同步信号的脉冲宽度K、S大于等于I+J，预设输出延迟参数值D小于等于2X-1即可。通过调整K、1、J、D、以及整形判决条件中连续为I的触发器的数量N，来对检测的双脉冲同步信号进行调整。当然，除了上述的参数设置范围，本领域的技术人员可以根据需要来具体设置各参数的范围，本申请不做具体限定。
[0086]尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
[0087]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【主权项】
1.一种同步检测装置，包括: 脉冲整形模块，用于基于接收到的双脉冲同步信号，输出标准双脉冲同步头信号； 同步判决模块，与所述脉冲整形模块相连，用于判断所述标准双脉冲同步头信号是否满足预设同步判决条件。2.如权利要求1所述的装置，其特征在于，所述装置还包括: 延迟输出模块，与所述同步判决模块相连，用于在所述标准双脉冲同步头信号满足所述预设同步判决条件时，接收由所述同步判决模块生成的同步标识信号，并对所述同步标识信号进行延迟处理，输出延迟后的同步标识信号。3.如权利要求2所述的装置，其特征在于，所述装置还包括: 时钟模块，用于向所述脉冲整形模块、所述同步判决模块、所述延迟输出模块提供相同的工作时钟信号，以使所述脉冲整形模块、所述同步判决模块、所述延迟输出模块并行工作。4.如权利要求3所述的装置，其特征在于，所述脉冲整形模块用于:在所述双脉冲同步信号的同步头脉冲信号满足预设整形判决条件时，输出所述标准双脉冲同步头信号。5.如权利要求1-4中任一权项所述的装置，其特征在于，所述脉冲整形模块包括: M位移位寄存器，用于将与当前工作时钟信号对应的所述同步头脉冲信号存储到所述M位移位寄存中的第I位触发器中，以及将与上一工作时钟信号对应的且存储在所述第I位触发器至第W位触发器中的数据移动到第2位触发器至第W+1位触发器中，其中，M，W为正整数，且M大于W。6.如权利要求5所述的装置，其特征在于，所述脉冲整形模块还包括: 整形信号输出模块，用于在所述M位移位寄存器中存储的数据满足所述预设整形判决条件时，输出所述标准双脉冲同步头信号。7.如权利要求6所述的装置，其特征在于，所述整形信号输出模块用于: 在所述M位移位寄存器中存储的数据满足第一预设整形判决条件或在所述M位移位寄存器中存储的数据满足第二预设整形判决条件时，输出脉冲宽度为一个所述工作时钟信号长度的高电平，以及在不满足所述第一预设整形判决条件时，输出脉冲宽度为一个所述工作时钟信号长度的低电平。8.如权利要求7所述的装置，其特征在于，所述第一预设整形判决条件为在所述同步头脉冲的上升沿到达时，所述M位移位寄存器中的所述第I位触发器中存储的数据为O，以及依次取i为2到N+1，第i位触发器中存储的数据均为I ;所述第二预设整形判决条件为在所述同步头脉冲的下降沿到达时，所述M位移位寄存器中的所述第W+1位触发器存储的数据为O，以及依次取i为O到N-1，第W-1位触发器中存数的数据均为1，其中，N为小于等于W的正整数。9.如权利要求1-3中任一权项所述的装置，其特征在于，所述同步判决模块包括: S位移位寄存器，用于将与当前工作时钟信号对应的所述标准双脉冲同步头信号存储到S位移位寄存器中的第I位触发器中，以及将与上一工作时钟信号对应的且存储在所述第I位触发器至第I+J位触发器中的数据移动到第2位触发器至第Ι+J+l位触发器中； 其中，I为所述同步头脉冲的脉冲间隔与所述工作时钟信号周期的比值，J为所述同步脉冲允许抖动的最大时间范围与所述工作时钟信号周期的比值。10.如权利要求9所述的装置，其特征在于，所述同步判决模块还包括: 同步信号输出模块，用于在所述S位移位寄存器中存储的数据满足所述同步判决条件时，输出所述同步标识信号。11.如权利要求10所述的装置，其特征在于，所述同步信号输出模块用于: 在所述S位移位寄存器中存储的数据满足所述同步判决条件时，输出脉冲宽度为一个所述工作时钟信号长度的高电平，以及在不满足所述同步判决条件时，输出脉冲宽度为一个所述工作时钟信号长度的低电平。12.如权利要求11所述的装置，其特征在于，所述同步判决条件为:所述S位移位寄存器中的所述第I位触发器存储的数据为1，以及第1-J位触发器至所述第I+J位触发器中至少有一位触发器中存储的数据为I。13.如权利要求1-3中任一权项所述的装置，其特征在于，所述延迟输出模块包括: 计数器，用于在所述同步标识信号的上升沿到达时，执行初始化操作并开始计数，其中，所述计数器的计数频率与所述工作时钟信号的频率相同。14.如权利要求13所述的装置，其特征在于，所述延迟输出模块包括: 延迟信号输出模块，用于输出所述延迟后的同步标识信号。15.如权利要求14所述的装置，其特征在于，所述延迟信号输出模块用于:在所述计数器的计数值达到预设输出延迟参数值时，输出脉冲宽度为一个所述工作时钟信号长度的高电平，且在所述计数器的计数值未达到所述预设输出延迟参数时，输出脉冲宽度为一个所述工作时钟信号长度的低电平。
【专利摘要】本申请公开了一种同步检测装置，包括：脉冲整形模块，用于基于接收到的双脉冲同步信号，输出标准双脉冲同步头信号；同步判决模块，与所述脉冲整形模块相连，用于判断所述标准双脉冲同步头信号是否满足预设同步判决条件。本发明提供上述同步检测装置，用于解决现有技术中存在的缺乏对双脉冲信号进行同步的方法的技术问题，实现了准确同步双脉冲信号的技术效果。
【IPC分类】H03K5/125
【公开号】CN105162440
【申请号】CN201510519999
【发明人】何韬
【申请人】四川九洲电器集团有限责任公司
【公开日】2015年12月16日
【申请日】2015年8月21日