复位（POR)期间）或在重新激活FCA 300时FCA 300的跨导增益GM。虚线401代表 在稳定状态期间GM的目标值。为了在相对短的时间量中至少建立FCA 300的最小水平的 增益，在偏置电路303的每个分支中的电流在激活期间相对大，W在上电转换期间加速偏 置。在一个实施例中，例如，在激活期间偏置电路303的每个分支中的电流可W是数百微安 (yA)等等数量级，使得FCA 300相对迅速地至少产生出最小增益水平。然而，如图3中所 示，增益GM不稳定，直到在延迟时间tdl之后。对于某些应用，诸如比较器，不稳定的跨导 增益GM是没有问题的。对于其它应用，诸如在其中期望跨导增益GM稳定的缓冲器和误差 放大器，用于稳定GM的长延迟时间是有问题的。
[0020] 开关S1-S3 -般切换偏置电压NBIAS，而开关S4-S6 -般切换偏置电压PBIAS，使 得PBIAS和NBIAS电压转换，从而在功率转换到高功率正常状态期间改变。与P1、N3和M 相关联的寄生电容在如图3中所示的激活或重新激活期间引起增益GM的不稳定性。W运 种方式，增益GM不稳定，直到在延迟时间tdl之后。在一个实施例中，tdl是相对长的延迟 时间，诸如对于0. 13微米（ym)工艺大于1微秒（yS)。期望减少期间增益稳定的延迟时 间。
[0021] 图5是根据本发明的一个实施例实现的FCA 101的示意图。FCA 101包括放大器电 路501和偏置电路503。W与放大器电路301类似的方式，放大器电路501还包括W有本文 指出的例外的类似方式禪合在一起的P型器件P1-P7和N型器件N1-N4。此外，P型晶体管 可W是P型或P沟道MOS (PM0巧晶体管等等，而N型晶体管可W是N型或N沟道MOS (NM0巧 晶体管等等。也可考虑替代的晶体管类型，诸如其它类型的场效应晶体管（FET)或双极结 型晶体管（B讯等等。然而，注意的是：具有与FCA 300的名称相同的名称的FCA 101的P 型和N型器件可W是不同的器件，即使类型相同或者甚至大小相同。此外，节点305、307、 309和311分别由节点505、507、509和511代替。
[0022] 放大器电路501进一步包括开关S1、S2、S3、S4、S5和S6, W及产生偏置电流IBB 的电流源502。Sl禪合在Pl的漏极与节点505之间。S2禪合在VDD与节点513之间。S3 禪合在偏置电压PCAS与节点513之间。S4禪合在偏置电压NCAS与节点515之间。S5禪合 在节点515与GND之间。S6禪合在P4和P5的栅极与电压VCOM之间。VCOM是经选择W靠 近在节点511上产生出的输出OUT的电压电平的偏置电压。电流源502从VDD到节点505 获得非常小的偏置电流IBB的源。 阳02引 PU P2、P3、电流源502和Sl共同形成输入级，用于将差分输入电压INP和I順传 送到放大器电路的共源共栅部分。Pl接收PBIAS，其中偏置电路503维持PBIAS在功率状 态之间的基本上稳定的电压电平。P4和P5形成禪合到上部电源电压V孤的放大器电路501 的第一或上部P型级。P6和P7形成与第一级共源共栅并且在高功率状态期间接收PCAS偏 置电压的第二P型级。开关S3向功率状态之间的第二P型级选择性地提供PCAS。Nl和N2 形成禪合到第二P型共源共栅级的第一 N型共源共栅级，第二P型共源共栅级形成输出节 点511并在高功率状态期间接收NCAS偏置电压。开关S4和S5选择性地将NCAS或GND禪 合到在功率状态之间的第一 N型共源共栅级。N3和M形成在第一 N型共源共栅级与下部 电源电压GND之间禪合并用NBIAS偏置的最后或第二N型级。偏置电路503还将NBIAS维 持在功率状态之间的基本上稳定的电压电平。
[0024] 开关S1-S6各自由控制信号C或其反相版本空制。正如所示，开关Sl、S3和S4 由C控制，而开关S2、S5和S6由b控制。为了转换到高功率状态，C被断言高到逻辑一，W 关闭由C控制的那些开关，而t被断言低到逻辑零，W打开由5控制的那些开关。C变低而C 变高，W转换到低功率状态。W运种方式，可产生出单个控制信号，W便在功率状态之间用 提供石的至少一个反相器进行转换，并且没有任何用于控制开关S1-S6的复杂时序要求。 阳02引偏置电路503是非常低的电流。偏置电路503不需要被切换，因此不包括开关，使 得它即使在低功率状态期间也保持打开。在常规方案中，恢复集中在加速偏置，使得需要大 偏置电流。如本文进一步描述地，偏置电路503通过非常低的偏置电流获得源，诸如大约比 FCA 300的IB小100倍。W运种方式，偏置电路503相比之下是非常小的功率。 阳0%] 放大器电路501包括用于在功率状态之间切换的开关S1-S6。然而，开关S1-S6不 切换偏置电压PBIAS和NBIAS，而是切换PCAS和NCAS。PCAS和NCAS禪合到基本上小于晶 体管P1、P4、P5、N3和M的中间晶体管P6、P7、N1和N2。W运种方式，切换与小得多的器件 的小得多的寄生电容相关联，而不是与包括PU N3和M的更大的器件的寄生电容相关联。
[0027] W运种方式，由于偏置电路503不切换PBIAS和NBIAS，并且放大器电路501也不 会直接切换运些偏置电压，PBIAS和NBIAS电压保持在切换期间基本上稳定和未修改。因 此，在恢复过程到较高功率状态期间，与较大的寄生电容相关联的节点保持相对稳定。仅切 换与较小的寄生电容相关联的节点。电容器CPl禪合在PBIAS与VDD之间，另一个电容器 CP2禪合在PCAS与VDD之间，另一个电容器CNl禪合在NBIAS与GND之间，而另一个电容 CN2禪合在NCAS与GND之间。电容器CPl、CP2、CNl和CN2进一步增强稳定性，由于为了增 加稳定性，进一步降低可能W其它方式发生在PBIAS、NBIAS、PCAS和NCAS上的任何假信号。
[0028] 图6是根据一个实施例，可用作偏置电路503的低电流偏置电路603的更详细的 示意图。偏置电路603包括：P型器件P8-P13，N型器件N5-N10,电阻器R1，W及电容器CP1、 CP2、CNl和CN2。从VDD向电路提供偏置电流ISUP。P8具有禪合到VDD的源极，W及禪合 到产生出偏置电压PBIAS的节点619的栅极。Rl禪合在VDD与P9的源极之间，P9具有禪 合到节点619的栅极。CPl禪合在VDD与节点619之间，用于保持PBIAS稳定。P8的漏极 禪合到PlO的源极，PlO具有禪合到产生出偏置电压PCAS的节点621的栅极。P9的漏极禪 合到Pll的源极，Pll具有禪合到节点621的栅极。CP2禪合在VDD与节点621之间，用于 保持PCAS稳定。PlO的漏极禪合到节点619,节点619进一步禪合到P12的源极。P12和 P13的栅极禪合在一起。P12的漏极和P13的源极还在节点621处禪合在一起。P13的栅 极和漏极禪合在一起，并且禪合到N7的漏极。Pll的漏极禪合到N5的漏极，并且禪合到N5 和N6的栅极。N5的源极和N6的漏极在产生出NCAS的节点623处禪合在一起。CN2禪合 在节点623与GND之间，用于保持NCAS稳定。N6的源极和N8的漏极在产生出NBIAS的节 点625处禪合在一起。CNl禪合在节点625与GND之间，用于保持NBIAS稳定。N7和N8的 栅极还在节点623处禪合在一起。N9和NlO的栅极还在节点625处禪合在一起。N7的源 极禪合到N9的漏极，而N8的源极禪合到Nl