的漏极连接且 其连接端为反相器的输出端，第十FinFET管M10的源极接地，第九FinFET管M9的鳍的数量为 4,第十FinFET管M10的鳍的数量为2。
[0037] 本实施例中，第一FinFET管Ml、第二FinFET管M2、第三FinFET管M3、第四FinFET管 M4、第七FinFET管M7、第八FinFET管M8、第九FinFET管M9和第十FinFET管M10为高阈值 FinFET管，第五FinFET管M5和第六FinFET管M6为低阈值FinFET管。
[0038] 本实施例中，将第二反相器F2的输出端、第一 FinFET管Ml的前栅和第四FinFET管 M4的背栅的连接端的信号记为CLK，第一反相器F1的输出端、第二反相器F2的输入端、第二 FinFET管M2的前栅和第三FinFET管M3的背栅的连接端的信号记为CLKb。
[0039] 实施例六：如图2所示，一种基于FinFET器件的时钟控制触发器，包括第一 FinFET 管Ml、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第一反相器F1、第二反相器F2、 第三反相器F3、第四反相器F4、第五反相器F5和第六反相器F6;第一FinFET管Ml和第三 FinFET管管，第二FinFET管M2和第四FinFET管M4为N型FinFET管；第一反相 器F1和第二反相器F2的电路结构相同，第三反相器F3和第五反相器F5的电路结构相同，第 四反相器F4和第六反相器F6的电路结构相同；第一反相器F1的输入端为时钟控制触发器的 时钟信号输入端，时钟控制触发器的时钟信号输入端接入时钟信号CLK1，第一反相器F1的 输出端、第二反相器F2的输入端、第二FinFET管M2的前栅和第三FinFET管M3的背栅连接，第 二反相器F2的输出端、第一 FinFET管Ml的前栅和第四FinFET管M4的背栅连接，第一 FinFET 管Ml的源极和第三FinFET管M3的源极均接入电源，第二FinFET管M2的源极接地，第一 FinFET管Ml的背栅和第二FinFET管M2的背栅连接且其连接端为时钟控制触发器的信号输 入端，时钟控制触发器的信号输入端输入输入信号D，第一 FinFET管Ml的漏极、第二FinFET 管M2的漏极、第三反相器F3的输出端、第四反相器F4的输入端、第三F inFET管M3的前栅和第 四FinFET管M4的前栅连接，第三反相器F3的输入端和第四反相器F4的输出端连接，第三 FinFET管M3的漏极、第四FinFET管M4的漏极、第五反相器F5的输出端和第六反相器F6的输 入端连接且其连接端为时钟控制触发器的正相信号输出端，时钟控制触发器的正相信号输 出端输出信号D，第四FinFET管M4的源极接地，第五反相器F5的输入端和第六反相器F6的输 出端连接且其连接端为时钟控制触发器的反相信号输出端，第一 FinFET管Ml和第三FinFET 管M3的鳍的数量为4,第二FinFET管M2和第四FinFET管M4的鳍的数量为2。
[0040] 如图3(a)和图3(f)所示，本实施例中，第一反相器包括第五FinFET管M5和第六 FinFET管M6，第五FinFET管管，第六FinFET管M6为N型FinFET管；第五FinFET 管M5的源极、第五FinFET管M5的背栅和第六FinFET管M6的背栅均接入电源，第五FinFET管 M5的前栅和第六FinFET管M6的前栅连接且其连接端为反相器的输入端，第五FinFET管M5的 漏极和第六FinFET管M6的漏极连接且其连接端为反相器的输出端，第六FinFET管M6的源极 接地，第五FinFET管M5的鳍的数量为2，第六FinFET管M6的鳍的数量为1;第三反相器包括第 七FinFET管M7和第八FinFET管M8，第七FinFET管管，第八FinFET管M8为N型 FinFET管；第七FinFET管M7的源极、第七FinFET管M7的背栅和第八FinFET管M8的背栅均接 入电源，第七FinFET管M7的前栅和第八FinFET管M8的前栅连接且其连接端为反相器的输入 端，第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为反相器的输出端， 第八FinFET管M8的源极接地，第七FinFET管M7的鳍的数量为1，第八FinFET管M8的鳍的数量 为1;第四反相器包括第九FinFET管M9和第十FinFET管M10,第九FinFET管 管，第十FinFET管M10为N型FinFET管；第九FinFET管M9的源极、第九FinFET管M9的背栅和第 十FinFET管M10的背栅均接入电源，第九FinFET管M9的前栅和第十FinFET管M10的前栅连接 且其连接端为反相器的输入端，第九FinFET管M9的漏极和第十FinFET管M10的漏极连接且 其连接端为反相器的输出端，第十FinFET管M10的源极接地，第九FinFET管M9的鳍的数量为 4,第十FinFET管M10的鳍的数量为2。
[0041 ] 本实施例中，第一FinFET管Ml、第二FinFET管M2、第三FinFET管M3/第四FinFET管 M4、第七FinFET管M7、第八FinFET管M8、第九FinFET管M9和第十FinFET管M10的阈值电压均 为0.6V，第五FinFET管M5和第六FinFET管M6的阈值电压均为0.1 V。
[0042] 本实施例中，将第二反相器F2的输出端、第一 FinFET管Ml的前栅和第四FinFET管 M4的背栅的连接端的信号记为CLK，第一反相器F1的输出端、第二反相器F2的输入端、第二 FinFET管M2的前栅和第三FinFET管M3的背栅的连接端的信号记为CLKb。
[0043]本发明的基于FinFET器件的时钟控制触发器的工作原理为:第一反相器F1和第二 反相器F2构成时钟控制部分，第三反相器F3、第四反相器F4、第一 FinFET管Ml和第二FinFET 管M2构成主锁存器，第五反相器F5、第六反相器F6、第三FinFET管M3和第四FinFET管M4构成 从锁存器;主锁存器的工作状态由CLK1控制，当CLK1 =0时，第一FinFET管Ml和第二FinFET 管M2工作，主锁存器整体相当于一个反相器，主锁存器中的各节点电容通过充放电进行状 态的存储，实现数据存储，此时从锁存器中的第三FinFET管M3和第四FinFET管M4断开，处于 高阻抗状态，第三FinFET管M3和第四FinFET管M4的断开切断了输出与输入的联系。从锁存 器的工作状态也由CLK1控制，当CLK1 = 1时，第一FinFET管Ml和第二FinFET管M2断开，主锁 存器处于高阻抗状态，此时从锁存器中的第三FinFET管M3和第四FinFET管M4工作，从锁存 器整体相当于一个反相器，主锁存器中存储的数据通过从锁存器传送到输出节点，实现数 据的输出。本发明的基于FinFET器件的时钟控制触发器对时钟重叠是不敏感的，在工作状 态时，其工作电流Ivdd主要由主锁存器中的电流和从锁存器中的电流组成；当CLK1 = 1时，主 锁存器不工作，从锁存器将数据输出，此时整个电路的工作电流即为从锁存器的电流，当 CLK1 = 0时，主锁存器工作，从锁存器不工作，此时整个电路的工作电流即为主锁存器的电 流。
[0044]为了验证本发明的基于FinFET器件的时钟控制触发器的优益性，在BSIMMG标准 工艺下，电路的输入频率为10冊他、40(^他、80(^他和16他的条件下，使用电路仿真工具 HSPICE对本发明的基于FinFET器件的时钟控制触发器、BS頂頂G工艺库中基于FinFET器件 的C-FinFET触发器和图1所示的采用CMOS工艺的传统时钟控制触发器三种电路的性能进行 仿真对比，其中，BSM頂G工艺库对应的电源电压为IV。标准电压（lv)下本发明的时钟控制 触发器基于BSHOMG标准工艺仿真波形图如图4所示;超阈值电压(0.8v)下本发明的时钟控 制触发器基于BSHOMG标准工艺仿真波形图如图5所示。分析图4和图5可知，本发明的时钟 控制触发器具有正确的工作逻辑。
[0045] 表1为在BSIMMG标准工艺下，输入频率为100MHz时，本发明的基于FinFET器件的 时钟控制触发器、BS頂頂G工艺库中的基于FinFET器件的C-FinFET触发器和图1所示的传统 的时钟控制触发器三种电路的性能比较图。
[0046]表 1
[0048] 从表1中可以得出：本发明的基于FinFET器件的时钟控制触发器与基于FinFET器 件C-FinFET触发器和传统时钟控制触发器相比，晶体管数量减少4个，延时分别降低了27 % 和降低了47%，平均总功耗分别降低了28%和降低了24.5%，功耗延时积分别降低了48% 和降低了60%。
[0049] 表2为在BSIMMG标准工艺下，输入频率为400MHz时，本发明的基