204与经耦合以 在栅极处接收输入信号的一对晶体管206和208串联耦合，其中晶体管206的源极耦合到 启用晶体管204的漏极，且晶体管206的漏极親合到晶体管208的源极。晶体管208的漏 极在下拉分支210和可编程接收器的输出级处耦合到输出节点209。晶体管206的漏极与 晶体管208的源极处的节点耦合到包括第一晶体管212和第二晶体管214的滞后电路，所 述第一晶体管具有耦合到晶体管208的漏极的栅极，且所述第二晶体管经耦合以接收第一 启用信号（en_lv2)。滞后电路改变使上升信号在输出端处从低转变到高所需的跳脱点电压 Vil或使下降信号在输出端处从高转变到低所需的跳脱点电压Vih，且因此防止不必要的 切换。通过在用于低电压接收器电路（例如1.2伏特电路）的上拉分支上提供滞后，在电 压Vil上提供较大裕度（即，减小Vil，以使得输出将对于较低输入信号从低转变到高）以 改进低电压接收器电路的性能。类似地，通过在用于较高电压电路的下拉分支上提供滞后， 较大裕度（即，增大Vih，以使得输出将对于较高输入信号从高转变到低）以改进较高电压 接收器电路的性能。输入信号还耦合到具有N通道晶体管的下拉分支210,所述N通道晶体 管包括经耦合以在其栅极处接收第一启用信号的启用晶体管216。启用晶体管216与经耦 合以在其栅极处接收输入信号的晶体管218和也经耦合以在其栅极处接收第一启用信号 的晶体管220串联耦合。晶体管216的漏极耦合到可编程接收器的输出节点209。
[0022] 第二可编程接收器电路经耦合以接收输入信号且产生耦合到可编程接收器的输 出节点209的输出信号。在第二可编程接收器电路经耦合以接收单独启用信号以启用第二 可编程接收器电路的选择以产生输出信号的同时，与第二可编程接收器电路相关联的滞后 电路耦合到可编程接收器的下拉分支而非上拉分支（如同第一可编程接收器电路）。如将 在下文更详细地描述，滞后电路选择性地放置，其中上拉分支或下拉分支基于可接收的输 入信号的输入电压而提供可编程接收器的改进性能。更确切地说，第二可编程接收器的下 拉分支222包括串联耦合于输出节点209与接地（GND)电位之间的晶体管224到230。启 用晶体管224和230经耦合以在其栅极处接收第二启用信号（en_lv5)。启用晶体管224和 230与一对晶体管226和230串联耦合，所述晶体管中的每一者经耦合以在其栅极处接收输 入信号。
[0023] 与第二可编程接收器电路相关联的滞后电路耦合到晶体管226的源极与晶体管 228的漏极处的共同节点。所述滞后电路包括晶体管232,所述晶体管耦合到晶体管226的 源极与晶体管228的漏极处的节点。启用晶体管234与晶体管232串联耦合，且在其栅极 处接收第二经反相控制信号（en_lv5_b)。第二可编程接收器的上拉分支236包括串联耦 合于参考电压Vcco与输出节点209之间的第一晶体管238和第二晶体管240,其中晶体管 238的漏极与晶体管240的源极处的节点耦合到与第二可编程接收器电路相关联的滞后电 路的晶体管234。
[0024] 耦合到输出节点209的输出级211包括具有串联耦合于参考电压Vccintjo (其通 常为较低电压Vcco)与接地之间的一对晶体管242和244的第一反相器，其中晶体管242和 244的漏极耦合到输出反相器246和248,所述输出反相器也可经提供以在输出端249处产 生输出信号。还可提供启用接收器的操作的接收器启用电路。举例来说，耦合于输出节点 209与接地之间的晶体管250使得能够响应于耦合到其栅极的通电请求信号（p 〇r_VCCaux) 而将输出节点209拉动到接地。还可响应于耦合到晶体管252的栅极的经反相启用信号 (enable_b)而停用所述输出。
[0025] 图2可看作是两个上拉分支与两个下拉分支的组合。通过使滞后装置处于上拉分 支而非下拉分支中，有可能实现改进的裕度。显而易见，两个启用信号使得能够选择可根据 对应接收器标准接收输入信号的两个接收器电路中的一者。图2的电路可用1. 2伏特和 1. 5伏特输入信号来实施以实施例如LVCM0S12和LVCM0S15标准，其中针对可编程接收器的 所选接收器实施所述标准中的一者。
[0026] 现转而参看图3,展示经调适以在输入/输出端口处接收具有两个输入电压中 的一者的数据的可编程接收器300的另一框图。根据图3的布置，并非配置电路以实施 LVCM0S12和LVCM0S15标准，图3的布置实施LVCM0S15和LVCM0S18标准。即，并非实施具 有上拉分支202和拉下分支210 (使得能够实施LVCM0S12接收器）的可编程接收器电路， 而是提供额外电路以实施LVCMOS 18电路与图2的LVCM0S15电路（即，下拉分支222和上 拉分支236)。在相同上拉分支236用于实施LVCMOS 15和LVCM0S18标准的可编程接收器 电路的同时，提供额外下拉分支和滞后电路以使得能够实施LVCM0S18标准。明确地说，下 拉分支303包括耦合于输出节点209与接地之间的一系列晶体管304到310。晶体管304 和308的栅极经耦合以接收启用信号（en_l v8)，且晶体管306的栅极经耦合以接收输入信 号。另外，包括晶体管312和314的滞后电路耦合到耦合晶体管306的源极与晶体管308 的漏极的节点。如图3中所展示，滞后电路耦合到对应拉下电路以用于接收两个较高电压 信号（例如1.5伏特或L8伏特信号）中的一者。即，与（第一接收器电路的）下拉分支 222相关联的滞后电路的晶体管232或（第二接收器电路的）下拉分支303的晶体管312 耦合到由第一接收器电路和第二接收器电路两者使用的上拉分支236的晶体管238的漏 极与晶体管240的源极之间的节点。
[0027] 现转而参看图4,展示经调适以在输入/输出端口处接收具有两个输入电压中的 一者的数据的可编程接收器的另一框图。图4的电路布置使得能够接收低电压输入信号 或高电压输入信号，例如对于LVCM0S12标准具有I. 2伏特的低电压输入信号或对于例如 LVCM0S18标准具有1. 8伏特的高电压输入信号。因此，图2中所示的上拉分支202 (具有相 关联滞后晶体管212和214)和下拉分支210可用上拉分支236和下拉分支303 (具有相关 联滞后晶体管312和314)来实施，其中将针对所述标准中的一者实施可编程接收器中的一 者。
[0028] 现转而参看图5,展示经调适以在输入/输出端口处接收具有三个输入电压中的 一者的数据的可编程接收器的框图。即，与图2到4的三个电压中的每一者相关联的上拉 与下拉分支可实施于单个电路中，其中可选择用于LVCMOS12、LVCMOS15和LVCMOS18标准的 启用信号中的一者以启用用于所述标准的上拉和下拉分枝以及对应滞后电路。
[0029] 表1展示用于所述标准中的每一者的适当控制信号，所述控制信号可施加到图2 到5的电路的各个输入端。
[0030]
[0031] 表 1
[0032] 控制信号可由例如配置I/O的存储器单元控制。与配置具有可编程资源的集成电 路有关的额外细节可至少见于图6到8中。
[0033] 因为LVCM0S12、LVCM0S15和LVCM0S18标准中的每一者是针对特定输入信号值而 设计，因此对于所述标准中的每一者实施单个电路或提供用于特定输入/输出端口的特定 电路是不切实际的。在对相同电路具有不同Vcco供应的情况下，常规设计使接收数据的裕 度减小。LVCM0S12对于Vih具有较小裕度，这是因为用于PM