专利名称：校准调频锁相环的方法和设备的制作方法
技术领域：
本发明涉及锁相环，更具体地说涉及调频锁相环。
锁相环(PLL)通常用在电信产品中产生和接收调制信号。另外，锁相环的应用已被扩展到包括先前的数字技术。例如，微处理器和微控制器通常使用锁相环来确保正确的操作。
锁相环可用于提供固定频率的信号。对于现代的数字组件来说，这些信号可以是频率为10～100MHz的系统时钟。众所周知具有高频时钟的器件的使用将产生电磁干扰(EMI)。EMI不仅在固定的时钟频率下产生，而且还在与固定的时钟频率相关的谐波下产生。所产生的EMI可干扰关键的通信频率传输频带，包括无线电，电视和应急广播信道。由于EMI的结果，在接收端，接收的通信信号仿佛是被破坏的。
为了确保电子器件的工作不会损害通信信道，联邦通信委员会及其外国对应机构已强制规定电子系统要遵守的具体EMI发射水平。
降低EMI发射水平的一种已知方法是使用在系统应用水平下施加的屏蔽。例如，为了限制诸如桌上型计算机之类的系统中的EMI发射而使用屏蔽是众所周知的。另外，磁屏幕器件已被应用于连接电缆，以便过滤发射信号的EMI效应。但是，这种系统级的EMI降低技术并不适用于所有的应用。
降低高频电子部件的EMI效应的另一种已知方法是抖动输入时钟的频率。通过抖动时钟频率，通过在更宽的带宽内传播峰值能量，降低了特定频带中峰值能量EMI发射的数量。虽然总的EMI能量保持不变，不过该EMI能量是在更宽的带宽内传播的，从而降低了任意具体频率下，峰值能量EMI的效果。
现有技术中的时钟高频抖动技术包括使用专用PLL产生用于复型VCO的控制电压，该复型VCO提供时钟输出。施加给复型VCO的控制电压反映产生具有要求的平均频率的信号所必需的控制电压。例如，专用锁相环的所需输出可能是能够产生33MHz信号的控制电压。来源于专用PLL的用于产生所需平均频率的控制电压被提供给复型可控电压振荡器，该复型可控电压振荡器驱动系统时钟。除了来自专用PLL的控制电压外，通常被称为调制信号的周期性变化的电压信号也被提供给用于产生系统时钟的复型VCO。通过使接收的控制电压和调制信号相加，复型VCO将产生调制的，或者抖动的时钟输出。例如，现在33MHz时钟可能在+／-1MHz的范围内振动。选择的抖动量受到使用的电子器件的动态限制。
和专用锁相环相关的可控电压振荡器是由前面描述的电压控制信号校正的相位。同样，和现有技术的输出驱动器部分相关的可控电压振荡器也由前面描述的电压控制信号控制。但是，这两个可控电压振荡器之间的任何差别将导致输出驱动器的中心频率误差。锁相环未校正该频率误差。从而，由于与输出驱动器可控电压振荡器的部件相关的未补偿误差的缘故，不能产生所需的中心频率。其次，部分由于驱动器VCO的未补偿误差的缘故，以及由于得到调制信号的方法的缘故，获得的频率偏移的数量并不直接正比于中心频率。
于是，需要一种能够克服和现有技术FMIPLL相关的问题的方法和设备。
图1以方框图的形式图解说明了根据本发明的频率发生系统；图2以方框图和电路图的形式图解说明了图1的频率发生系统的一部分；图3以方框图的形式图解说明了包括和和图1的FMPLL相关的寄存器组的系统视图；图4以流程图的形式图解说明了根据本发明的校准FMPLL的方法；图5以方框图的形式图解说明了FMPLL的特定部分的详细视图。
根据本发明，实现了一种调频锁相环(FMPLL)结构。通过利用可控电流振荡器(ICO)实现FMPLL。ICO利用反馈维持固定的增益。于是，对于其输入控制电流(ICTL)方面的给定变化，将在其输出频率方面产生可预测的变化。根据该固定增益，通过累加附加的三角接法电流(IMOD)和输入控制电流，可产生频移。通过周期性地改变电流IMOD的幅度，在ICO的输出端产生调频时钟。IMOD的幅度控制调频时钟的频移的数量。通过提供正比于生成的系统频率的IMOD信号，产生正比于平均频率或中心频率的频移。频率调制的百分率是恒定的，与FMPLL系统的工作范围内确定的系统时钟频率的幅度无关。
图1图解说明了FMPLL系统100。系统100包括主PLL环101，基准环102和中心频率电流发生器124。在本发明的具体实施例中，主PLL环101，基准环102接收标记为外部基准时钟(EXTERNALREFERENCE CK)的具有预定频率的时钟。另外，主PLL环101和基准环102均接收来自于中心频率电流发生器124的电流信号125A和125B。主PLL环101还从基准环102接收电流调制信号IMOD。
操作上，编程主PLL环101，以便在输出端提供标记为系统时钟的固定频率值。为了降低主PLL环101的动态要求，从中心频率电流发生器124提供中心频率电流125A。在题为“锁相环”的同时待审的申请(申请号XX／XXXXXX，代理人记录号SC91206A)中公开了产生中心时钟频率的一种方法，该专利申请被转让给本申请的受让人，并作为参考包含于此。
主PLL环101接收标记为IMOD的调制信号，以使系统时钟的频率调制预定量。系统时钟的调制是这样的，以致由于IMOD，主PLL环101产生的调制系统时钟的中心频率不会改变。其优点是保证系统频率的居中。通过确保固定的中心频率，提高了部件合格率和设计可靠性。
图1还图解说明了主PLL环101的一个具体实施例。该主PLL环101接收外部基准时钟(EXTERNAL REFERENCE CK)。外部基准时钟由可编程的分频器130接收，分频器130通常是可编程的，并且产生标记为内部基准时钟的信号。内部基准时钟由相位／频率检测器(PFD)110接收。PFD110以内部基准时钟和通过由可编程分频器128分离系统时钟产生的第二时钟信号为基础，提供控制信号。PFD 110的输出控制信号支持两个信号路径。第一路径包括接收来自于PDF 110的输出控制信号，并提供电流输出的电荷泵112。电荷泵112的电流输出由低通滤波器116的前馈补偿模块117接收。前馈补偿模块117使主PLL环101在正常的未调制频率工作过程中能够锁相。由前馈补偿模块117提供的电流作为ICTL的一部分被包括在ICTL内，ICTL由主ICO 126接收。
和PFD 110的输出相关的第二信号路径包括电荷泵114，电荷泵114也向低通滤波器116提供电流信号。该电流信号由低通滤波器116的积分器119接收，积分器119包含被配置成AC单位增益拓扑结构的差分放大器。电荷泵114产生的信号在差分放大器的反相输入端被接收。非反相输入端与基准源相连，电容器150被连接在放大器的输出端和反相输入端之间。一般，为了使基准源在系统的动态范围的中心附近，在中间源(mid-supply)附近选择基准源。在积分器119的输出端提供的电压并不具有相当高的频率分量，从而向主PLL环101提供稳定的零点。当结合电阻器123时，积分器119使主PLL环101能够锁定所需的频率。
电阻器121和123把来自于积分器119的电流输出分别提供给主ICO 126和基准ICO 140。来自电阻器121的电流和其它电流相加，形成ICTL。通常，通过把多个电流源连接到公用节点，累加这些电流，从而形成ICTL。注意的是电阻器121和123产生的电流正比于系统时钟的中心频率，这里通过电阻器123的电流是通过电阻器121产生的电流的复制，从而复制的电流等于或正比于通过电阻器121的电流。
电阻123产生的电流被标记为正比于时钟的电流(CURRENTPROPORTIONAL TO CK)。把正比于时钟的电流和信号125B相加，并提供给基准环102的基准ICO 140。根据接收的电流，基准ICO 140将大体上匹配主ICO 126的居中系统时钟频率。但是，当主PLL环101被调频时，系统时钟输出的调制的某些残余分量将存在于基准ICO140的输出端。通常，这些分量的效果被衰减到它们可被忽略，并且基准ICO 140产生的频率基本上等于居中的时钟频率的程度。标记为基准ICO时钟(REFERENCE ICO CK)的基准ICO 140输出被提供给分频器142。分频器142把分离的时钟信号提供给频率-电流转换器144。频率-电流转换器144，和分频器142和基准电压发生器146一起，向电流数-模转换器(DAC)148提供基准电流信号(IREF)。
频率-电流转换器144可利用开关电容转换器实现，该开关电容转换器接收由基准电压发生器146产生的电压基准值和具有预定频率的时钟信号(由分频器142提供)。本领域中的普通技术人员将理解，通过恰当地选择分频器值142，可选择基准电压，开关电容器的电容值，以及提供给电流DAC 148的基准电流信号(IREF)的值。IREF的值以所需的系统时钟(SYSTEM CK)调制的量为基础。
IREF信号由电流DAC 148接收，电流DAC 148向主PLL环101提供电流输出IMOD。电流DAC 148接收来自于DAC控制器132的控制信号，以便调制IMOD。在一种具体实现中，DAC控制器132包括分离外部基准时钟(EXTERNAL REFERENCE CK)，并向移位寄存器133提供分频器(divider)的可编程分频器135。在图2中，来自于分频器135的分离后的时钟输出被标记为移位时钟(SHIFT CK)(注意移位时钟和图1中的134等同)。基于移位寄存器133的配置，电流DAC 148被控制。
图2图解说明了移位寄存器133和DAC 148的具体实现。具体地说，移位寄存器133包括由移位时钟(SHIFT CK)信号控制的N个串联锁存器(N为整数)。另外，通过断言(assert)标记为复位的信号，能够重新设置移位寄存器133。锁存器235的输出由反相器236反相，并被反馈给锁存器230的输入端。
在电流DAC 148的一个具体实施例中，利用晶体管212～220把基准电流IREF映射N次。每个电流反射镜的输出由开关S0～SN之一控制，以致当开关接收到断言信号时，数值几乎等于IREF的值的电流将流过该开关。每个开关与移位寄存器133的输出端OUT0～OUTN之一相连。每个开关的输出端被连接到一起，以提供调制电流IMOD。
在复位操作中，发出一个复位信号，使移位寄存器133的所有输出被求反。从而每个DAC 148开关被打开，导致电流值为零的IMOD。
复位后，每个移位时钟周期将导致移位寄存器133中的锁存数据的移位操作。由于在复位后，锁存器230接收断言信号，由于第一移位时钟周期的结果，OUT0被断言。OUT0被断言导致DAC 148的开关S0被关闭，使IMOD能够递增一个基准电流值(IREF)的量。
一旦所有的开关S0-SN已被关闭，则过程将被反转，并且从锁存器230开始，在连续的时钟周期，每个锁存器将被顺序求反。从而产生三角形电流调制信号(IMOD)，并将其提供给PLL 101的主ICO126。作为响应，ICO 126基于IMOD产生具有稳定的中心频率和频率调制的调制系统时钟(MODULATED SYSTEM CK)。当主PLL 101试图除去调频分量时，低通滤波器116防止调制系统时钟的调频分量被除去。
当希望以精确的百分率，例如中心频率的4％调制系统时钟时，通过选择适当的IREF值和DAC 148的分辨率，是能够实现这一点的。例如，参见图2，如果N代表40，指示和DAC 148相联系的40个电流反射镜级时，能够选择为主ICO 126接收的控制电流(ICTL)的1E-3(1／1000)的IREF值，以便获得4％的调制漂移。例如，在没有调制电流的情况下，主ICO 126接收的控制值为100微安，则应选择频率-电流转换器144，分频器142和基准电压发生器146的值，以便IREF约为0．1微安。这样，由DAC 148产生的IMOD的值将在0-4微安之间变化(4％的偏差)。通过以这种方式选择IREF的值，可以独立于工作系统时钟频率，精确地控制调制百分率。通过提供和低通滤波器116分离的独立电流源，基准ICO 140提供通常固定在调制系统时钟的中心频率的频率。
图3图解说明了包括和图1的FMPLL相关的寄存器组的更详细的系统视图。图3图解说明了CPU处理模块310，存储器315，寄存器组320和330，以及FMPLL 140。
操作上，寄存器组320和330接收并向FMPLL 140提供信息。在一个具体实施例中，寄存器组320包括用户可编程寄存器存储单元，而寄存器组330包括由FMPLL 140写入的寄存器存储单元。
包括在寄存组320内的是标记为调制深度(MODULATIONDEPTH)的调制深度寄存器，用于指示所需的调频(FM)变化百分率。在一个具体实施例中，调制深度寄存器包括支持四种状态的两个二进制位。这四种状态包括禁止状态，2％调制状态，4％调制状态和6％调制状态。注意也可支持另外的和／或不同的状态。
寄存器组320的标记为速率寄存器(RATE REGISTER)的调制速率寄存器规定频率在最大和最小频率值之间调制的实际速率。例如，在+／-2％系统中，频率在中心频率的+／-2％之间变化，并且再次返回的速率即为调制速率。通过能够规定调制速率，可控制对使用输出时钟的其它部件的影响。
寄存器组320的标记为反馈分频器(FEEDBACK DIVIDER)的反馈分频器寄存器规定除以图1的可编程分频器的值。根据本发明的一个具体实施例，可编程分频器128和可编程分频器130将负责设置系统时钟的基准频率(FO)。
寄存器组320的标记为预期偏移(EXPECTED OFFSET)的预期偏移寄存器存储正比于所需调制深度的计数值。在一个实施例中，预期偏移寄存器值由用户提供。在备选实施例中，该值可由系统自动确定，但是，在这里描述的实施例中，由用户提供的值以列表信息为基础。
寄存器330含有通常由基准电压发生器146提供的值。寄存器组330的标记为基线计数(BASE LINE COUNT)的基线计数寄存器用于存储和未调制的系统时钟输出相关的计数值C0。ICO计数器用于计数在采样周期内，调制的或未调制的系统时钟输出的计数循环。采样周期由系统定义为预定数目的基准循环，这里将更详细地说明。
寄存器组330的标记为误差(ERROR)的误差值寄存器用于存储ICO计数器和基线计数器之间的差值。
寄存器组330的标记为基准计数的基准计数寄存器用于存储指示自从最近的计数器复位以来，过去的基准循环的数目的数值。当存储在基准计数寄存器中的数值和与采样周期相关的预定数目的基准循环相匹配时，保持ICO计数器数值。
寄存器组330的标记为计算差值(CALCULATED DIFF)的计算差值寄存器用于存储误差值寄存器和寄存器组330的预期偏差之间计数值的差值。
标记为D／A CTL的数-模(D／A)控制寄存器存储用于控制电压数-模转换器(DAC)的输出的数值，电压数-模转换器的输出影响系统时钟的调制。
寄存器组330的标记为状态(STATUS)的状态寄存器用于指示多个状态之一，包括何时校准例程被完成，校准是否成功，以及可能必需的其它状态信息。
图4以流程图的形式图解说明了根据本发明的，利用图1的基准电压发生器146校准调制系统时钟的频率偏移的方法。例如，可能希望具有其频率偏离平均系统时钟频率+／-2％的调制系统时钟。但是，在使用固定值基准电压发生器的情况下，实际的调制深度(频率偏移)可以变化较大的百分率。例如，对于要求的+／-2％的调制深度，对于固定的基准电压来说，实际的调制深度可以为+／-2．8％。这代表偏离所需调制的40％的偏差。该偏差由处理，温度和电压变化引入。图4的方法把选择的频率偏移校准为规定的数值。
在步骤410，在调频被禁止的情况下，图1的主PLL环101被锁定。所得到的频率被称为基准频率。
在步骤411，图1的主PLL环101被禁用。在一个具体实施例中，通过三态(tri-stating)图1的电荷泵112和114禁用主PLL环101。三态电荷泵使基准频率能够保持固定。术语“固定”用于表示锁相环不再试图补偿输出频率方面的变化。
在步骤412，预期的偏移值被提供给系统。该预期的偏移值被称为CEXP，并以前面描述的方式存储在寄存器组320的预期偏移寄存器中。
在步骤413，提供要求的调频百分率。在一个具体实施例中，调频百分率由用户提供，但是，它可由某些外部控制源提供，以便规定所需的调制百分率。以一种典型的方式，通过把数值写入寄存器组320的调制深度寄存器，提供调制百分率值。
在另一实施例中，步骤412和413可结合在一起，以便对于规定的调频深度百分率，计算在步骤412中提供的预期偏移值。例如，在具有+／-2％的偏移量的10MHz的输入时钟频率和200基准时钟周期的采样周期情况下，对于要求的40MHz的ICO频率，预期偏移值将由下式确定CEXP=ICO频率*基准周期的数目／采样周期*偏移百分率／基准频率；或者CEXP=40MHz*200*0．02／10MHz=16以这种方式把步骤412和413结合起来，以便在已知采样周期的情况下，对于规定的调制百分率值，自动计算预期的偏移值。注意上面的等式可用于得出含有用户可编程数值的表格。
在步骤414，确定基线计数(C0)。通常，通过提供由预定数目的基准时钟周期组成的采样周期，确定基线计数值。通常，基准时钟周期的实际数目将取决于向主环提供反馈的可编程分频器128。
在步骤415，当前二进制位(current bit)被定义为执行逐次近似程序的寄存器的最重要的二进制位。在一个具体实施例中，在逐次近似程序的开始断言当前二进制位。于是，在逐次近似程序的开始，将断言MSB，而将对所有其它二进制位求反。
在步骤416，启用图1的基准环102。所得到的调制幅度以寄存器330的D／A控制寄存器为基础。D／A控制寄存器值确定由基准电压发生器146产生的电压。
在步骤417，确定调节后的计数值(CADJ)。通过计数启用图1的基准环102之后，采样周期内的循环数目，确定CADJ。注意CADJ是基线计数外加采样周期内的调频效果。实际上，该计数值代表时间范围内频率值的积分。
在步骤418，确定偏移计数(COFFSET)，COFFSET等于CADJ值减去基线计数值。
在步骤419，根据COFFSET减去CEXP确定误差计数(CERROR)。
由于COFFSET代表最大频率或者最小频率距离调制的系统时钟的平均频率的深度，CEXP代表距离中心频率的预期偏差，因此CERROR代表实际深度偏离预期深度的数量。
在步骤430，确定CERROR是否小于零。当CERROR小于零时，在步骤430之前被断言的当前二进制位被校正，流程转到步骤421。如果CERROR不小于零，则流程前进到步骤420。
在步骤420，对在步骤415断言的当前二进制位求反。在步骤420，当前二进制位的求反表示D／A控制寄存器内存储的当前值的数值大于校准调制的系统时钟频率所要求的数值。相反，当CERROR小于零时，需要存储在用于控制基准电压发生器的数-模控制寄存器中的数值大于目前存储在寄存内的数值，从而设置位被保持。流程从步骤420前进到步骤421。
在步骤421，在和数-模控制寄存器相关的最不重要的二进制位已被处理的情况下，逐次近似程序完成，流程将在步骤422结束。否则，次重要的二进制位将被识别为当前二进制位。在步骤421断言新识别的当前二进制位，并在步骤417继续逐次近似程序。
这样，能够为与基准电压发生器146相联系的数-模转换器逐次近似寄存器值，从而可更精确地保证所要求的偏离基准频率的偏差百分率。
图4的方法可以硬件和／或软件的形式实现。例如，图3的CPU 310可访问存储在存储器315中的预选编写的指令，以便执行图4的方法的各个部分。
本领域中的技术人员将理解可用各种处理模块代替CPU 310，包括单个处理器件或多个处理器件。这种其它处理器件可以是微处理器，微控制器，微计算机，数字信号处理器，状态机，逻辑电路和／或基于运算指令处理数字信息的任意装置。存储器315可以是单个存储装置或者多个存储装置。这种存储装置可以是只读存储装置，随机存取存储装置，磁带存储器，软盘存储器，硬盘存储器，外部磁带和／或存储数字信息的任意装置。注意当处理模块借助状态机或逻辑电路实现其一个或多个功能时，存储相应指令的存储器被嵌入在由状态机和／或逻辑电路组成的电路内。
图5图解说明了能够实现图4的方法的硬件实现。图5图解说明了图1的FMPLL的一部分，包括电流DAC 148，频率-电流转换器144，基准可控电流振荡器140和主可控电流振荡器126。电流源510概括地代表差分放大器119，电阻器123和驱动基准ICO 140的电流125b。电流源520概括地代表差分放大器119，电阻器121，电流125a和电流DAC 148的输出，驱动主ICO 126的图1的IMOD。另外，图5还图解说明了基准电压发生器146的一个具体实施例。
图5图解说明的基准电压发生器146具有寄存器存储单元531-534。寄存器存储单元531用于存储误差值(CERROR)，寄存器存储单元532用于存储主ICO计数值(CADJ)，寄存器存储单元533用于存储基线计数值(C0)，寄存器存储单元534用于存储预期值(CEXP)。前面已参考图3和图4讨论了寄存器存储单元531-534内存储的数值。
多路复用器541被连接，以便接收来自于误差值寄存器531和ICO计数值寄存器532的输入。多路复用器542接收来自基线计数寄存器533的输入和来自预期值寄存器534的另一输入。另外，在图4的步骤414中，从ICO计数值寄存器532载入C0。减法器550与多路复用器541的输出端相连，另一输入端与多路复用器542的输出端相连。减法器550的输出端与逐次近似逻辑块560连接，并与误差值寄存器531连接。
逐次近似逻辑部分560实现逐次近似上层步骤，例如当前二进制位的持续跟踪，恰当地设置或清除当前二进制位，以及启用多路复用器和寄存器实现图4的流程。
逐次近似逻辑块的输出控制存储在数-模控制值寄存器内的实际值，该实际值由校准数-模转换器580使用。根据存储在寄存器570中的数值，校准D／A 580提供由频率-电流转换器144接收的电压。
操作上，在图4的步骤410-414内，ICO计数器由基准周期块590控制，从而只有当基准周期块590提供断言信号时，计数器数值才增加。
现在，通过把调制基准电流和由主ICO 126接收的信号相加，主ICO 126将产生保持居中的系统时钟频率，这对于本领域中的普通技术人员来说是显而易见的。另外，通过基于该居中频率，产生调制基准电流，可准确地控制调制百分率。本领域中的普通技术人员将认识到可实现这里讨论的具体实现的多种变化。例如，可利用类似于所描述技术的那些技术实现FMPLL的可控电压实现。另外，可更改具体的部件，例如连同DAC 148一起的DAC控制电路133，这可包括各种实现，控制器133可以是可编程控制器，或者实际上可以是计数器，并可使用任意数目的低通滤波器。此外，通过允许校准调制的系统时钟，通过在提供具有要求的固定百分率的调制时钟方面，确保更高的准确性，本发明还提供优于现有技术的其它优点。
权利要求
1．一种方法，其特征在于包括下述步骤在具有控制输入的集成电路内提供锁相环，用于调制该锁相环的输出端的输出时钟的频率；把代表所需的调制深度的数值存入第一寄存器；及向控制输入提供具有第一数值的输入信号；响应第一数值，测量输出时钟的调制深度；把代表测量的调制深度的数值存入第二寄存器；及比较第一寄存器中的数值和第二寄存器中的数值。
2．一种方法，其特征在于包括下述步骤提供锁相环，该锁相环提供具有响应输入信号的调制深度的输出时钟；接收要求的调制深度值；及把要求的调制深度值转换为输入信号的幅度，该输入信号提供具有要求的调制深度的输出时钟。
3．按照权利要求2所述的方法，其中转换步骤包括以第一幅度施加输入信号；在输入信号具有第一幅度的情况下，测量调制深度值；比较测得的调制深度值和要求的调制深度值；及改变输入信号的幅度，直到测得的调制深度值在要求的调制深度值的预定分辨率内为止。
4．按照权利要求2或3所述的方法，其中转换步骤还包括把代表要求的调制深度的数值输入第一寄存器。
5．一种集成电路，其特征在于提供具有响应输入信号的调制深度的输出时钟的锁相环；第一寄存器，该第一寄存器和用于接收集成电路外部的信号的输入端耦合，并存储从该输入端接收的、代表要求的调制深度的数值；存储输出时钟的测量调制深度的第二寄存器；和和第一寄存器、第二寄存器及锁相环耦合的校准电路，该校准电路确保要求的调制深度和测得的调制深度之间的差值小于预定的数量。
6．一种集成电路，其特征在于提供具有响应输入信号的调制深度的输出时钟的锁相环；第一寄存器，该第一寄存器和用于接收集成电路外部的信号的输入端耦合，并存储从该输入端接收的、代表要求的调制深度的数值；和锁相环耦合的、存储输出时钟的测量调制深度的第二寄存器；和具有与第一寄存器耦合的第一输入端以及第二寄存器耦合的第二输入端的减法器。
7．按照权利要求6所述的集成电路，其特征在于还包括具有与减法器的输出端耦合的输入端，以及和锁相环的输入端耦合的输出端的逻辑电路。
8．按照权利要求7所述的集成电路，其中逻辑电路包括近似逻辑电路。
9．一种集成电路，其特征在于提供具有响应输入信号的调制深度的输出时钟的锁相环；和程控锁相环，从而以可选择的水平提供调制深度的程控装置。
10．一种集成电路，其特征在于提供具有响应输入信号的调制深度的输出时钟的锁相环；接收并存储代表选择的调制深度的数值的存储装置；和以使锁相环提供具有选择的调制深度的输出时钟的幅度提供输入信号的配置装置。
全文摘要
根据本发明,实现了一种调频锁相环结构。利用可控电流振荡器控制FMPLL的频率。ICO接收含有反馈的电流信号,以保持固定的增益。对于其输入可控电流方面的给定变化,和FMPLL相联系的ICO在输出频率方面产生可预测的变化。依赖于该固定增益,通过加和附加的三角接法电流(IMOD)和输入控制电流,可产生频移。通过周期性地改变电流IMOD的幅度,在ICO的输出端产生调频时钟。通过提供正比于生成的系统频率的IMOD信号,产生正比于平均频率或中心频率的频移。通过校准基准电压源146的基准输出,可进一步满足要求的调频百分率。
文档编号H04L7/033GK1294453SQ0013162
公开日2001年5月9日 申请日期2000年10月20日 优先权日1999年10月22日
发明者凯尔文·E·麦可劳, 詹姆斯·J·卡斯塔 申请人:摩托罗拉公司