数据处理方法和固体摄像装置的制作方法

专利名称：数据处理方法和固体摄像装置的制作方法
技术领域：
本发明涉及对从延迟电路输出的数据信号进行二值化(binarize)的数据处理方 法和使用该方法的固体摄像装置。
背景技术：
本发明要求于2010年2月4日提交的日本专利申请No. 2010-023487的优先权， 以弓I证方式将其内容合并于此。以下在本申请中引用的或标识出的所有专利、专利申请、专利公布、科学文章等将 以引证方式把全部内容合并于此，以更充分地描述本发明所述领域的状态。图14是例示根据现有技术的对时间进行计数的模数(A/D)转换器电路(即所谓 的时间-数字转换器(TDC)型A/D转换器电路)的一部分的图。图14中所示的电路包 括环形圈延迟电路201，其包括多个彼此连接而形成环形的多个反转元件(NAND0，INV1至 INV8)；锁存电路202，其保存来自环形圈延迟电路201的输出；二值化电路(即全编码器电 路)203，其对锁存电路202保存的值进行二值化；计数电路204，其针对来自环形圈延迟电 路201的输出中的一个进行计数来作为计数时钟；以及存储器电路205，其保存来自二值化 电路203的输出和来自计数电路204的输出。下面将描述根据现有技术的A/D转换操作。图15是例示图14中所示电路的操作 定时的图。起始脉WMartP的逻辑状态从L状态改变为H状态，由此，环形圈延迟电路201 中包括的反转元件的逻辑状态依次地改变。因而，脉冲围绕环形圈延迟电路201。在预定 时段之后，锁存电路202保存(锁存)来自环形圈延迟电路201的输出。如图15所示，来 自环形圈延迟电路201的输出分别对应于18个状态(即状态0至状态17)中的任意一个。 二值化电路203对由锁存电路202保存(锁存)的来自环形圈延迟电路201的输出进行全 编码(即并行编码)，以生成二进制编码数据(即下位计数值)。计数电路204对反转电路 INV8的输出进行计数来作为计数时钟，由此生成计数值(即上位计数值)。下位计数值和 上位计数值被存储在存储器电路205中，从而以数字数据形式被输出到后续电路。根据现有技术的典型数据处理方法包括以下方法通过使用全编码电路(以下称 为“编码器电路”)对数据信号进行全编码(即并行编码)。在该方法中，延迟电路中包括 的各个反转单元的输出被并行输入到编码器电路，并基于该编码器电路的逻辑状态，生成 二进制编码数据。上述A/D转换器电路适用于，例如固体摄像装置。日本未审专利申请首次公布 No. 2005-347931中公开了针对多行像素中的各行设置的用于对来自这些像素的输出执行 A/D转换的A/D转换器电路。在上述全编码型数据处理方法中，编码器电路中所需的输入端子的数量对应于数 据信号的数量。更具体而言，在获得2比特二进制编码数据的情况下，需要4个输入端子。 在获得4比特二进制编码数据的情况下，需要16个输入端子。因此，为了将锁存电路与编 码器电路相连接，需要准备与输入端子数量相对应数量的信号线。在用于输出4比特二进制编码数据的编码器电路安装在，例如，固体摄像装置的所谓列单元(具有包括窄间距的 区域)中的情况下，要求编码器电路以近似等于像素间距的间距(即，等于或小于数微米) 来被内置。

发明内容
一种数据处理方法可以基于延迟电路的输出执行第一数据信号与第二数据信号 之间的差分处理，该延迟电路包括彼此连接的多个反转元件。该数据处理方法包括以下步 骤由上位计数单元以第一模式对从所述延迟电路输出多个时钟信号中的一个进行计数， 该第一模式是降计数模式和升计数模式中的任意一种模式；由下位计数单元以所述第一模 式并根据从所述延迟电路输出的预定数量的所述多个时钟信号来对时钟信号进行计数，使 得每当计数值变为第一预定值时，向所述上位计数单元输出第一时钟信号；由所述上位计 数单元以所述第一模式对来自所述下位计数单元的第一时钟信号进行计数；以所述第一模 式计数的该值作为第一初始值，由所述上位计数单元以第二模式对从所述延迟电路输出所 述多个时钟信号中的一个进行计数，该第二模式是所述降计数模式和所述升计数模式中的 除了所述任意一种模式之外的另一种模式；以所述第一模式计数的值作为第二初始值，由 所述下位计数单元以所述第二模式并根据从所述延迟电路输出的预定数量的所述多个时 钟信号来对时钟信号进行计数，使得每当所述计数值变为第二预定值时，向所述上位计数 单元输出第二时钟信号；所述上位计数单元以所述第二模式对来自所述下位计数单元的第 二时钟信号进行计数；以及输出所述上位计数单元和所述下位计数单元以所述第二模式计 数的所述计数值，作为所述第一数据信号和所述第二数据信号之间的差分数据。一种数据处理方法可以包括以下步骤由锁存电路对从延迟电路输出的预定数量 的时钟信号进行锁存来作为数据信号，所述延迟电路包括彼此连接的多个反转元件；将锁 存的数据信号中的一个视为主锁存信号，由计算电路顺序地执行所述主锁存信号或反转后 的主锁存信号与其他数据信号之间的异或运算或者非异或运算；基于所述主锁存信号，输 出第一值和第二值中的一个作为计数值，所述第一值是通过使计数电路对所述异或运算或 者所述非异或运算的结果进行计数而得到，所述第二值是所述第一值与第三值之和，所述 第三值是通过使所述计数电路对所述预定数量的时钟信号进行计数而得到。所述延迟电路可以是包括彼此连接而形成环形的所述多个反转元件的环形圈延 迟电路。一种数据处理方法，该方法包括以下步骤由锁存电路对从延迟电路输出的预定 数量的时钟信号进行锁存来作为数据信号，所述延迟电路包括彼此连接的多个反转元件; 将锁存的数据信号中的一个作为主锁存信号，由计算电路顺序地执行基于所述反转元件的 连接顺序的奇数数据信号和偶数数据信号中的任意一种，或所述奇数数据信号和所述偶数 数据信号中的另一种的数据信号的反转信号，与所述主锁存信号或反转后的主锁存信号之 间的异或运算或者非异或运算；以及基于所述主锁存信号，输出第一值和第二值中的一个 作为计数值，所述第一值是通过使计数电路对所述异或运算或者所述非异或运算的结果进 行计数而得到，所述第二值是所述第一值与第三值之和，所述第三值是通过使所述计数电 路对所述预定数量的时钟信号进行计数而得到。所述延迟电路可以是包括彼此连接而形成环形的所述多个反转元件的环形圈延迟电路。所述数据处理方法基于所述延迟电路的输出而执行第一数据信号与第二数据信 号之间的差分处理，并且所述数据处理方法进一步包括以下步骤在对所述第一数据信号 的计数处理中，由所述计数电路以降计数模式和升计数模式中的任意一种模式进行计数； 以及在对所述第二数据信号的计数处理中，将以所述任意一种模式计数的值作为初始值， 在所述计数电路以所述降计数模式和所述升计数模式中除了所述任意一种模式以外的另 一种模式进行计数之后，输出计数值作为所述第一数据信号与所述第二数据信号之间的差 分数据。该方法可以进一步包括以下步骤以所述降计数模式和所述升计数模式进行计 数，在所述降计数模式和所述升计数模式之间共用能够对模式进行切换的升降计数器，对 所述升降计数器的处理模式进行切换，以进行计数。一种固体摄像装置可以包括摄像单元，其包括呈矩阵形状布置的多个像素，该多 个像素基于入射电磁波的量输出像素信号；参考信号生成单元，其被配置为生成随时间增 大或减小的参考信号；比较单元，其被配置为将从所述像素输出的待进行A/D转换的所述 像素信号与所述参考信号之间进行比较，并在所述参考信号满足针对所述像素信号的预定 条件时结束该比较；延迟电路，其具有多个反转元件；上位计数单元，其被配置为对来自所 述延迟电路的时钟信号进行计数；下位锁存单元，其被配置为在基于该比较处理结束的定 时，对从所述延迟电路输出的预定数量的时钟信号进行锁存；以及下位计数单元，其被配置 为基于所述下位锁存单元锁存的所述预定数量的时钟信号，对时钟信号进行计数。由所述上位计数单元和所述下位计数单元执行的数据处理方法可以包括以下步 骤由上位计数单元以第一模式对从所述延迟电路输出多个时钟信号中的一个进行计数， 该第一模式是降计数模式和升计数模式中的任意一种；由下位计数单元以所述第一模式并 根据所述下位锁存单元锁存的预定数量的所述多个时钟信号来对时钟信号进行计数，使得 每当计数值变为第一预定值时，向所述上位计数单元输出第一时钟信号；以及由所述上位 计数单元将以所述第一模式计数的值作为第一初始值，以第二模式对从所述延迟电路输出 所述多个时钟信号中的一个进行计数，该第二模式是所述降计数模式和所述升计数模式中 的除了所述任意一种模式之外的另一种模式；以所述第一模式计数的值作为第二初始值， 由将以所述第一模式计数的值作为第二初始值，以所述第二模式并根据所述下位锁存单元 锁存的预定数量的所述多个时钟信号来对时钟信号进行计数，使得每当所述计数值变为第 二预定值时，向所述上位计数单元输出第二时钟信号；所述上位计数单元以所述第二模式 对来自所述下位计数单元的第二时钟信号进行计数；以及输出由所述上位计数单元和所述 下位计数单元以所述第二模式计数的所述计数值，作为基于根据所述像素信号的来自所述 延迟电路的输出的第一数据信号与第二数据信号之间的差分数据。所述像素信号可以包括基准电平和信号电平。所述第一数据信号是以根据所述基 准电平和所述信号电平中的任意一种的所述延迟电路的输出为基础，以及所述第二数据信 号是以根据所述基准电平和所述信号电平中的另外一种的所述延迟电路的输出为基础。由所述下位计数单元执行的数据处理方法可以包括以下步骤所述下位锁存单元 锁存从所述延迟电路输出的预定数量的时钟信号，作为数据信号；以所述下位锁存单元锁 存的所述预定数量的所述多个时钟信号作为数据信号，并且将这些数据信号中的一个作为主锁存信号，计算电路顺序地执行所述主锁存信号或反转后的主锁存信号与其他数据信号 之间的异或运算或者非异或运算；基于所述主锁存信号，输出第一值和第二值中的一个被 作为计数值，所述第一值是通过使计数电路对所述异或运算或者所述非异或运算的结果进 行计数而得到，所述第二值是所述第一值与第三值之和，所述第三值是通过使所述计数电 路对所述预定数量的时钟信号进行计数而得到。所述延迟电路可以是包括彼此连接而形成环形的所述多个反转元件的环形圈延 迟电路。由所述下位计数单元执行的数据处理方法可以包括以下步骤所述下位锁存单元 锁存从所述延迟电路输出的预定数量的时钟信号，作为数据信号；将所述下位锁存单元锁 存的所述预定数量的所述多个时钟信号作为数据信号，并且将这些数据信号中的一个作为 主锁存信号，计算电路顺序地执行基于所述反转元件的连接顺序的奇数数据信号和偶数数 据信号中的任意一种，或者所述奇数数据信号和所述偶数数据信号中另一种的数据信号的 反转信号，与所述主锁存信号或反转后的主锁存信号之间的异或运算和非异或运算中的一 种；以及基于所述主锁存信号，输出第一值和第二值中的一个被作为计数值，所述第一值是 通过使计数电路对所述异或运算或者所述非异或运算的结果进行计数而得到，所述第二值 是所述第一值与第三值之和，所述第三值是通过使所述计数电路对所述预定数量的时钟信 号进行计数而得到。所述延迟电路可以是包括彼此连接而形成环形的所述多个反转元件的环形圈延 迟电路。所述像素信号可以包括基准电平和信号电平，并且基于根据所述基准电平和所述 信号电平的所述延迟电路的输出，执行所述数据信号的数据处理。所述数据处理方法可以执行对基于所述延迟电路的输出的第一数据信号与第二 数据信号之间的差分处理，所述第一数据信号以根据所述基准电平和所述信号电平中的任 意一种的所述延迟电路的输出为基础，所述第二数据信号以根据所述基准电平和所述信号 电平中另一种的所述延迟电路的输出为基础。所述数据处理方法还包括在对所述第一数 据信号的计数处理中，由所述计数电路以降计数模式和升计数模式中的任意一种模式进行 计数；以及在对所述第二数据信号的计数处理中，将以所述任意一种模式进行计数的值作 为初始值，在所述计数电路以所述降计数模式和所述升计数模式中除了所述任意一种模式 以外的另一种模式进行计数之后，计数值被作为所述第一数据信号与所述第二数据信号之 间的差分数据而输出。


从以下结合附图对特定优选实施方式的描述，本发明的上述特征和优点将更明 显，在附图中图1是例示根据本发明的第一优选实施方式的数据处理方法的参考图；图2是例示根据本发明的第一优选实施方式的数据处理单元的配置的框图；图3是例示根据本发明的第一优选实施方式的数据处理单元的数据操作的定时 图；图4是例示根据本发明的第一优选实施方式的数据处理单元的另一数据操作的 定时图5是例示根据本发明的第二优选实施方式的数据处理方法的参考图；图6是例示根据本发明的第二优选实施方式的数据处理单元的配置的框图；图7是例示根据本发明的第二优选实施方式的数据处理单元的数据操作的定时 图；图8是例示根据本发明的第二优选实施方式的数据处理单元的另一数据操作的 定时图；图9是例示根据本发明的第三优选实施方式的数据处理单元的配置的框图；图10是例示根据本发明的第三优选实施方式的数据处理单元的另一配置的框 图；图11是例示根据本发明的第三优选实施方式的数据处理单元的数据操作的定时 图；图12是例示根据本发明的第三优选实施方式的数据处理单元的另一数据操作的 定时图；图13是例示根据本发明的第四优选实施方式的固体摄像装置的配置的框图；图14是部分地例示根据现有技术的A/D转换器电路的配置的框图；以及图15是例示根据现有技术的数据处理单元的操作的定时图。
具体实施例方式下面将参照示例性实施方式描述本发明。本领域技术人员将认识到，利用本发明 的教导能够实现许多替换实施方式，并且本发明不限于出于示例性目的而例示的实施方 式。第一优选实施方式下面将描述本发明的第一优选实施方式。图1是例示根据本发明的第一优选实施 方式的数据处理方法的一个例子的图。下面，参照图1进行说明。将描述用于实现图1中 所示的数据处理方法的环形圈延迟电路，该环形圈延迟电路的配置与图14中所示的环形 圈延迟电路201的配置相同。然而，环形圈延迟电路的配置不限于该配置。图1中的(1)例示了预定数量(例如在该情况下为9个)的时钟信号(即CKO至 CK8)的各个状态(即状态0至状态17)的逻辑状态(即各个数据信号的逻辑状态)，这些 时钟信号是从环形圈延迟电路输出的。图1中的(2)例示了信号XCK8(其为作为主锁存信号的CK8的反转信号)的逻辑 状态。图1中的(3)例示了信号CK8或信号XCK8与作为除了信号CK8和信号XCK8以外 的锁存信号的信号CKO至CK7的异或运算的结果。图1中的(3) ’例示了通过对(3)中所示的异或运算的结果进行计数而得到的计 数值(在该情况下，为H状态的数量)。在数据信号的前半状态(即状态0至状态8)和后 半状态(即状态9至状态17)的每一个中的各个状态中，这些计数值彼此不同(即0至8 中的任意一个值)。图1中的(4)例示了信号XCK8与接地GND(即L状态)之间的异或运算的结果。图1中的’例示了通过对中的预定数量(在该情况下为9个)的异或运
1算的结果(在该情况下为H状态的数量)进行计数而得到的计数值。这意味着，数据信号 介于前半状态(即状态0至状态8)与后半状态(即状态9至状态17)之间的哪些状态由 这些状态(即状态0至状态17)中每个状态的主锁存信号(的反转信号)的状态(即H/L 状态)而决定。在数据信号处于前半状态(即状态0至状态8)中的情况下，计数值变为0， 而在数据信号处于后半状态(即状态9至状态17)的情况下，计数值变为9。图1中的(5)例示了通过对(3)，中的计数值和(4)，中的计数值进行求和而得到 的计数值。在图1中，描述了利用升计数模式进行计数的情形，使得例如在状态0中计数值 变为0，并且例如在状态17中计数值变为17。如上所述，(5)中所示的计数值变成针对状 态0至17中的每一个而言的唯一值。对于状态0至8，由于中的异或运算的结果为0， 因此(5)中的计数值等于(3)’中的计数值。换言之，对于状态0至8，(5)中的计数值的输 出等于(3)’中的计数值的输出。图2例示了用于实现图1中的数据处理方法的具体电路配置的一个例子。下面将 说明图2的电路配置。图2中所示的数据处理单元21将作为从环形圈延迟电路输出的时钟信号的数据 信号进行二值化。数据处理单元21包括用于对从环形圈延迟电路输出的预定数量时钟信 号CKO至CK8进行锁存的锁存电路D_0至D_8 ；用于对锁存电路D_8的输出Ο /XQ)进行切 换的选择电路MUX ；用于执行异或运算的计算电路XOR ；用于执行AND运算的计算电路AND， 该计算电路AND对异或运算的结果进行计数；以及在诸如升计数模式和降计数模式两种模 式下都能够进行计数的计数电路C。计数电路C的最高有效位(Most Significant Bit, MSB)是用于确定是正状态还 是负状态的标志位。基于要输入到锁存电路D_0至D_8的控制信号Hold，对时钟信号CKO 至CK8在满足预定条件时的逻辑状态进行锁存。通过使用开关的控制信号SWO SWSJf 锁存电路D_0至D_7和接地GND的输出中任意一个输出到计算电路XOR的输入端子中的一 个。通过选择电路MUX的控制信号SEL来选择输出锁存电路D_8的输出Ο /XQ)。通过计数 电路C的控制信号RST对计数电路C进行复位。通过控制信号MODE来切换计数电路C的 工作模式。计数电路C的计数操作由计算电路AND的控制信号CNT控制。因而，可以基于 数据信号的状态(即状态0至状态17)获得计数值。在切换工作模式的情况下，为了避免 在切换工作模式时(有可能)产生的数据的不连续性(即破坏)，计数电路C优选地包括例 如具有数据存储功能的计数电路。将参照具体例子说明数据处理单元21的操作。假设第一数据信号处于状态15，而 第二数据信号处于状态3。在第一数据信号中，CKO :H状态/CKl :L状态/CK2 :H状态/CK3 L状态/CK4 =H状态/CK5 =L状态/CK6 =L状态/CK7 =H状态/CK8 =L状态。在第二数据信号 中，CKO =L状态/CKl =H状态/CK2 =L状态/CK3 =L状态/CK4 =H状态/CK5 =L状态/CK6 =H状 态/CK7:L状态/CK8:H状态。图3和图4分别例示了数据处理单元21的操作。初始地，执 行图3中所示的操作，然后执行图4中所示的操作。在执行以下操作之前，锁存电路D_0至 D_8基于保存的控制信号分别锁存时钟信号CKO至CkS的逻辑状态，作为数据信号。首先，处理第一数据信号。初始地，控制信号MODE被设定为H状态。因而，计数电 路C以降计数模式进行计数。随后，控制信号RST被设定为H状态。因而，计数电路C的计 数值被复位为0。随后，控制信号SEL被设定为L状态，由此，控制信号SW0、SW2、SW4、和SW6顺序地变为ON。计算电路XOR分别对主锁存信号CK8与时钟信号CKO、CK2、CK4及CK6执 行异或运算。然后，计数电路C对该异或运算的结果(即H状态的数量)进行计数。此时 计数值为_3。然后，控制信号SEL被设定为H状态，由此，控制信号SW1、SW3、SW5和SW7顺序地 变为ON。计算电路XOR分别对信号XCK8(其作为主锁存信号CK8的反转信号)与时钟信 号CK1、CK3、CK5及CK7执行异或运算。然后，计数电路C对该异或运算的结果(即H状态 的数量)进行计数。此时计数值为_6。最后，控制信号SW8变为ON。计算电路XOR对信号 XCK8与接地GND执行异或运算。然后，计数电路C对该异或运算的结果执行9次计数(即 H状态的数量)。此时计数值为-15。在仅针对第一数据信号执行数据处理的情况下，从计 数电路C输出此时的计数值。下面，处理第二数据信号。初始地，将控制信号MODE设定为L状态。因而，计数电 路C以升计数模式进行计数。由于未执行基于控制信号RST的复位操作，因此计数电路C 的计数值的初始值仍为-15。控制信号SEL被设定为L状态，由此，控制信号SWO、Sff2, SW4 和SW6顺序地变为ON。计算电路XOR分别对主锁存信号CK8与时钟信号CKO、CK2、CK4及 CK6执行异或运算。然后，计数电路C对该异或运算的结果(H状态的数量)进行计数。此 时，计数值为-13。然后，控制信号SEL被设定为H状态，由此，控制信号SW1、SW3、SW5和SW7顺序地 变为0N。计算电路XOR分别对信号XCK8 (其作为主锁存信号CK8的反转信号)与时钟信号 CK1、CK3、CK5及CK7执行异或运算。然后，计数电路C对该异或运算的结果(即H状态的 数量)进行计数。此时，计数值为-12。最后，控制信号SW8变为0N。计算电路XOR对信号 XCK8与接地GND执行异或运算。然后，计数电路C对该异或运算的结果执行9次计数(即H 状态的数量)。计数值被定义为-12。信号XCK8与接地GND之间的异或运算的结果为0(即 L状态)，使得未出现由于对信号XCK8与接地GND之间的异或运算的结果进行9次计数而 导致的计数值的增大/减小。因而，可以获得数据“_12”，作为第一数据信号的状态15与作 为第二数据信号的状态3之间的差分处理的结果。计数电路C输出表示该差分处理结果的 计数值。在以上说明中，执行了异或运算；然而，可以设置用于执行非异或 (nonexclusive-OR)运算的电路来代替计算电路M)R，并且可以将该电路的输出反转以输 入到计算电路AND中。然而，该电路的配置不限于以上描述的配置。在本发明的第一优选实施方式中，对异或运算的结果进行计数使得能够获得各个 状态的计数值。此外，以时分方式执行异或运算，并且该异或运算的结果被顺序地输入到计 数电路C。因此，能够减少用于连接锁存电路与编码器电路而设置的信号线的数量。例如， 如果认为编码器电路包括图2中的选择电路MUX、计算电路M)R、计算电路AND和计数电路 C，则可以使用将锁存电路D_8的输出传送到选择电路MUX的2个信号线和将锁存电路D_0 至0_8的输出传送到计算电路XOR的单个信号线的组合，来连接锁存电路与编码器电路。与 图14中的信号线数量相比，能够减少信号线的数量。由于在图14中，连接锁存电路202与 二值化电路203的信号线的数量为9。在二值化电路203中，针对时钟信号CKO至CK8中的每一个，设置了反转器电路和包括至少与非(NAND)电路或者或非(NOR)电路的组合的电路。然而，图2的编码器电路具有更简单的电路配置。因此，本发明能够减小A/D转换器电 路的电路大小。第二优选实施方式下面将描述本发明的第二优选实施方式。图5是例示根据本发明的第二优选实施方式的数据处理方法的示例的图。下面参照图5进行说明。在用于实现图5中所示的数据 处理方法的环形圈延迟电路具有与图14中所示的环形圈延迟电路201相同的配置的情况 下进行说明。然而，该环形圈延迟电路的配置不一定限于上述配置。图5中的(1)例示了预定数量(即，在该情况下为9个)时钟信号(CK0至CK8) 的各个状态(即状态0至状态17)的逻辑状态(即各个数据信号的逻辑状态)，作为环形圈 延迟电路的输出。信号XCK*是CK*的逻辑状态被反转后的信号(*可以用0、2、4或6中的 任意一个代替)。图5中的⑵例示了信号XCK8(即，主锁存信号CK8的反转信号)的逻辑状态。图5中的(3)例示了信号XCK8与除了 XCK8以外的锁存信号或者与反转后的锁存 信号 XCKO、CK1、XCK2、CK3、XCK4、CK5、XCK6 或 CK7 的异或运算的结果。图5中的(3)’例示了通过对(3)中的异或运算的结果(在该情况下为H状态的 数量)进行计数而得到的计数值。在数据信号的前半状态(即状态0至状态8)和后半状 态(即状态9至状态17)的每一个中的各个状态中，这些计数值彼此不同(即0至8中的 任意一个值)。图5中的(4)例示了信号XCK8与接地GND(即L状态)之间的异或运算的结果。图5中的’例示了通过对⑷中的预定数量个(在该情况下为9个)的异或 运算的结果(在该情况下为H状态的数量)进行计数而得到的计数值。这意味着，对各个 状态中(即状态0至状态17中的每一个)的(反转后的)主锁存信号的状态(即H/L状 态)的操作的结果是，搜索数据信号处于前半状态(即状态0至状态8)或后半状态(即状 态9至状态17)中的哪个状态。当数据信号处于前半状态(即状态0至状态8)时，计数值 变为0，而当数据信号处于后半状态(即状态9至状态17)时，计数值变为9。图5中的(5)例示了(3)，中的计数值与(4)，中的计数值之和的计数值。在图5 中，例示了以升计数模式进行计数的情形。例如，在状态为0的情况下计数值变为0，而在状 态为17的情况下计数值变为17。如上所述，( 中的各个计数值变为针对状态0至17中 的每一个而言的唯一值。这里，对于状态0至8，由于异或运算的结果是0，因此(5)的计数 值等于(3)’的计数值。更具体而言，对于状态0至8，(5)中的计数值的输出等于(3)’中 的计数值的输出。图6例示了用于实现图5中的数据处理方法的具体电路配置的一个例子。下面将 说明本发明的第二优选实施方式的电路配置。图6中所示的数据处理单元22将作为从环形圈延迟电路输出的时钟信号的数据 信号进行二值化。数据处理单元22包括用于对从环形圈延迟电路输出的预定数量时钟信 号CKO至CK8进行锁存的锁存电路D_0至D_8 ；用于执行异或运算的计算电路XOR ；用于执 行AND运算的计算电路AND，该计算电路AND对异或运算的结果进行计数；以及在诸如升计 数模式和降计数模式两种模式下都能够进行计数的计数电路C。
计数电路C的最高有效位(Most Significant Bit :MSB)是用于确定是正状态还 是负状态的标志位。要输入到各个锁存电路D_0至D_8的控制信号Hold对满足预定条件 时的时钟信号CKO至CK8中每一个的逻辑状态进行锁存。开关的控制信号SWO至SW8将锁 存电路D_0至0_7的输出Q/XQ或者接地GND，输入到计算电路XOR的输入端子中的一个。 计数电路C的控制信号RST对计数电路C进行复位。控制信号MODE对计数电路C的工作 模式进行切换。计算电路AND的控制信号CNT对计数电路C的计数操作进行控制。因而， 可以基于数据信号的状态(即基于状态0至17)获得计数值。在用户切换工作模式的情况 下，为了避免在切换工作模式时(有可能)出现的数据的不连续性(即破坏)，优选的是，计 数电路包括例如数据存储功能。下面将说明数据处理单元22的操作的一个具体例子。第一数据信号被设定为15， 第二数据信号被设定为3。在第一数据信号中，XCKO :L状态/CKl :L状态/XCK2:L状态/ CK3 =L状态/XCK4 =L状态/CK5 =L状态/XCK6 =H状态/CK7 =H状态/XCK8 =H状态。在第二 数据信号中，XCKO :H状态/CKl :H状态/XCK2 :H状态/CK3 :L状态/XCK4 :L状态/CK5 :L状 态/XCK6 =L状态/CK7 =L状态/XCK8 =L状态。图7和图8分别例示了数据处理单元22的操 作。初始地，执行图7中所示的操作，然后执行图8中所示的操作。在执行以下操作之前， 控制信号Hold在锁存电路0_0至0_8中以数据信号的形式锁存时钟信号CKO至CK8的逻 辑状态。下面，处理第一数据信号。初始地，将控制信号MODE设定为H状态。因而，计数电 路C以降计数模式进行计数。随后，控制信号RST被设定为H状态。因而，计数电路C的计 数值被复位为0。随后，控制信号SWO至SW7顺序地变为0N。计算电路XOR分别对作为反 转后的主锁存信号的信号XCK8与信号XCK0、CKU XCK2、CK3、XCK4、CK5、XCK6、及CK7执行 异或运算。计数电路C对结果(即H状态的数量)进行计数。此时，计数值为-6。然后，控制信号SW8变为0N。计算电路XOR对信号XCK8与接地GND执行异或运 算。计数电路C对结果(即H状态的数量)执行9次计数。此时，计数值为-15。在仅处理 第一数据信号的情况下，从计数电路C输出此时的计数值。下面，处理第二数据信号。初始地，将控制信号MODE设定为L状态。因而，计数电 路C以升计数模式进行计数。由于控制信号RST未执行复位操作，因此计数电路C的计数 值的初始值仍为-15。控制信号SWO至SW7顺序地变为0N。计算电路XOR分别对作为反转 后的主锁存信号的信号XCK8与信号XCK0、CK1、XCK2、CK3、XCK4、CK5、XCK6及CK7执行异或 运算。计数电路C对结果(即H状态的数量)进行计数。此时，计数值为-12。然后，控制信号SW8变为0N。计算电路XOR对信号XCK8与接地GND执行异或运算。 计数电路C对结果(即H状态的数量)执行9次计数。计数值被定义为-12。信号XCK8与 接地GND之间的异或运算的结果为0 (即L状态)，使得未出现由于对信号XCK8与接地GND 之间的异或运算的结果进行9次计数而导致的计数值的增大/减小。如上所述，能够获得作为第一数据信号的状态15与作为第二数据信号的状态3之 间的差分数据12。计数电路C输出表示差分处理结果的计数值。在以上说明中，在作为反转后的主锁存信号的信号XCK8与其他信号之间执行了 异或运算。然而，可以在不对主锁存信号CK8进行反转的情况下，在主锁存信号CK8与其他 信号之间执行异或运算。此外，在以上说明中，执行了异或运算。然而，设置了用于执行非异或运算(XNOR)的电路来代替计算电路M)R，并且将该电路的输出反转以输入到计算电路 AND。该配置不一定限于此。 在本发明的上述第一优选实施方式中，对于从奇数反转元件输出的时钟信号CKl、 CK3、CK5和CK7，与作为反转后的主锁存信号的信号XCK8执行异或运算，而对于从偶数反转 元件输出的时钟信号CK0、CK2、Ck4和CK6，与主锁存信号CK8执行异或运算。如上所述，需 要对锁存电路D_8的输出进行切换，使得按照图2中所示的方式设置选择电路MUX。另一方面，在本发明的第二优选实施方式中，由于在从奇数反转元件输出的时钟 信号CK1、CK3、CK5及CK7以及作为从偶数反转元件的输出的反转时钟信号的时钟信号 XCK0、XCK2、XCK4及XCK6，与作为反转后的主锁存信号的信号XCK8之间执行异或运算，因此 不需要对锁存电路D_8的输出进行切换。因此，不再需要图2中所示的选择电路MUX。亦 即，与本发明的第一优选实施方式的电路大小相比，能够减小A/D转换器电路的电路大小。第三优选实施方式下面将描述本发明的第三优选实施方式。图9例示了用于实现根据本发明的第三 优选实施方式的数据处理方法的具体电路配置的一个示例。下面将说明本发明的第三优选 实施方式的配置。用于实现根据本发明的第三优选实施方式的数据处理方法的延迟电路可 以不是包括连接在一起而形成环形的反转元件的环形圈延迟电路。图9中所示的数据处理单元23包括锁存单元31，其用于锁存从延迟电路输出的 预定数量的时钟信号CKO至CK7 ；计算单元32，其用于计算锁存单元31的输出；下位计数 单元33，其基于计算单元32的计算结果进行计数；切换单元34，其用于切换锁存单元31和 下位计数单元33的输出；以及上位计数单元35，其对来自切换单元34的输出进行计数，作 为计数时钟。本发明的第三优选实施方式的时钟信号的优选预定数量为2的幂(例如，图 9中为8个)。下位计数单元33和上位计数单元35各自包括具有升降计数模式的升降计数电 路。控制信号RST执行复位操作，而控制信号MODE进行计数模式的切换。上位计数单元35 中包括的计数电路的MSB是用于确定是正状态还是负状态的标志位。此外，为了避免在对 上述计数模式进行切换时可能出现的数据的不连续性(即破坏)及下述计数时钟的不连续 性，下位计数单元33和上位计数单元35优选地分别包括具有例如数据存储功能的计数电 路。锁存单元31包括锁存电路D_0至D_7，并基于控制信号Hold在预定时间对时钟信号 CKO至CK7的逻辑状态进行锁存。控制信号SWO至SW7分别从锁存的信号向计算单元32输 出预定数据。控制信号CTL控制由计算单元32和下位计数单元33执行的计数。切换单元 34使用控制信号SEL来进行计数时钟的切换。例如可以使用根据本发明的第一优选实施方式或者第二优选实施方式的方法来 执行对下位数据信号的二值化。或者，可以使用例如图10、11和12中所示的用于获得温度 码(thermocode)的方法来执行对下位数据信号的二值化。换言之，包括锁存单元31、计算 单元32和下位计数单元33的电路配置可以是图2、6或10中所示配置中的任意一个。然 而，该配置不一定限于此。在本配置中，在使用根据本发明的第一优选实施方式或者第二优选实施方式的方 法的情况下，下位计数单元包括4比特计数电路。使用获得温度码的方法的下位计数单元 包括3比特计数电路。
将参照具体例子说明数据处理单元23的操作。以使用4比特计数电路作为下位 计数单元33的情形(例如根据本发明的第一优选实施方式或者第二优选实施方式的方 法)为例进行说明。基于从延迟电路输出的8个时钟信号的下位数据信号的状态的数量为 16 (即从状态0至状态15)。在以升计数模式进行计数的情况下，如果状态例如为0，则计数 值也为0，并且如果状态为例如15，则计数值也为15。将对以降计数模式进行计数的情形进 行说明。当状态为0时，计数值为0。当状态为15时，计数值为-15。下面将说明在第一数据信号与第二数据信号之间进行差分处理的一个例子。各个 数据信号包括下位数据信号和上位数据信号。假设第一数据信号的下位数据信号处于状态 15，而第一数据信号的上位数据信号处于状态3，并且进一步假设第二数据信号的下位数据 信号处于状态3，而第二数据信号的上位数据信号处于状态5。换言之，第一数据信号对应 于63 ( = 15+16 X 3)，而第二数据信号对应于83 ( = 3+16 X 5)。初始地，控制信号MODE将计数模式设定为降计数模式。随后，控制信号RST对下位计数单元33和上位计数单元35的计数值进行复位。此 时，计数值为0。控制信号SEL被设定为L状态。上位计数单元35的计数时钟被设定为锁 存单元31的锁存电路D_7的输出。在延迟电路工作期间，时钟信号CK7通过锁存电路D_7 和切换单元34被输入到上位计数单元35。上位计数单元35对时钟信号CK7进行计数，作 为计数时钟。在满足预定条件的第一时间点保存作为此时的数据信号的第一数据信号。此时， 基于控制信号Hold而被保存在相应锁存电路D_0至D_7中的各个状态对应于下位数据信 号。在该第一时间点之前由上位计数单元35执行的计数结果对应于上位数据信号。此时， 根据上位计数单元35的计数结果，基于下位计数单元33和上位计数单元35保存的值的计 数值为-48( = -16X3)。随后，控制信号SEL被设定为H状态。因而，上位计数单元35的计数时钟被切换 到下位计数单元33的输出，由此形成了下位计数单元33和上位计数单元35彼此连接的降 计数电路。然后，对下位数据信号进行二值化处理。在该二值化处理中，每当计数值变为预 定值时，下位计数单元33向上位计数单元35输出时钟信号，并且上位计数单元35基于该 时钟信号执行单次降计数(count-down)。在该例子中，当下位计数单元33所计数的计数值 从0切换到-1(相当于15)时，向上位计数单元35输出时钟信号。当下位数据信号的二值 化处理结束时，基于下位计数单元33和上位计数单元35所保存的值的计数值为-63。因 而，能够获得基于第一数据信号的二进制编码数据。随后，控制信号SEL被设定为L状态。因而，上位计数单元35的计数时钟被切换 为锁存单元31的锁存电路D_7的输出。同时，控制信号MODE将计数模式设定为升计数模 式。这里没有对下位计数单元33和上位计数单元35执行任何复位操作。此时的计数值保 持为-63。在延迟电路工作期间，通过锁存电路D_7和切换单元34将时钟信号CK7输入到 上位计数单元35。上位计数单元35对时钟信号CK7进行计数，作为计数时钟。在满足预定条件的第二时间点，保存第二数据信号作为此时的数据信号。此时，控 制信号Hold在锁存电路D_0至D7中保存的状态对应于下位数据信号。上位计数单元35 在第一时间点与第二时间点之间进行计数的结果对应于上位数据信号。此时，基于下位计 数单元33和上位计数单元35所保存的值的计数值为17 ( = -63+16X5)。
随后，控制信号SEL被设定为H状态。因而，上位计数单元35的计数时钟被切换 为下位计数单元33的输出，以形成下位计数单元33与上位计数单元35相连接的升计数电 路。随后，对下位数据信号进行二值化处理。在该二值化处理中，每当计数值达到预定值时， 下位计数单元33就向上位计数单元35输出时钟信号。上位计数单元35基于该时钟信号， 通过单次升计数来执行计数。在该例子中，当下位计数单元33计数的计数值从-1 (相当于 15)切换到0时，向上位计数单元35输出时钟信号。在下位数据信号的二值化处理结束时， 基于下位计数单元33和上位计数单元35所保存的值的计数值为20。因而，能够获得基于 第一数据信号与第二数据信号之间的差分数据的二进制编码数据。下位计数单元33输出该二进制编码数据中所包括的下位数据。上位计数单元35 输出该二进制编码数据中所包括的上位数据。在本发明的第三优选实施方式中，对例如本发明的第一优选实施方式和第二优选 实施方式中说明的数据处理单元的配置，增加了切换单元34和上位计数单元35。然而，由 于仅增加了最少的配置并仅增加了用于连接锁存电路D_7与切换单元34的单根线，来连接 锁存单元31与编码器电路，因此，与使用图14中所示的编码器电路的情形相比，能够进一 步减小A/D转换器电路的电路大小。第四实施方式下面将说明本发明的第四优选实施方式。图13例示了根据本发明的第四优选实 施方式的(C)MOS固体摄像装置的示例性配置的一个例子。图13中所示的固体摄像装置1 包括摄像单元2、垂直位置选择单元12、读出电流源单元5、模拟单元6、时钟生成单元18、斜 坡单元19 (即参考信号生成单元)、列处理单元15、水平位置选择单元14、输出单元17和控 制单元20。摄像单元2包括基于入射电磁波的量来生成并输出信号的多个单位像素3。该多 个单位像素3布置成矩阵。垂直位置选择单元12选择摄像单元2中的多行中的每一行。 读出电流源单元5从摄像单元2读出信号作为电压信号。模拟单元6包括自动增益控制 (AGC)电路等，虽然此处省略了对模拟单元6的详细说明，但该自动增益控制电路根据需要 具有信号放大功能。时钟生成电路18生成各个时钟。斜坡单元19生成随时间的前进而增 大或减小的参考信号(即斜波)。列处理单元15通过参考信号线119连接至斜坡单元19。 水平位置选择单元14读出A//D转换数据并将该数据输出至水平信号线117。输出单元17 连接至水平信号线117。控制单元20对这些单元中的每一个进行控制。在图13中，出于描述简单的目的而说明了包括4行X6列单位像素3的摄像单 元2的情形。然而，实际上，在摄像单元2的各行和各列中布置了数十或者数万个单位像 素3。虽然这里未示出，但包括在摄像单元2中的单位像素3具有例如光电二极管、光电栅 (photogate)和光电晶体管的光电转换元件以及晶体管电路。在该系统配置中，借助于与制造半导体集成电路的技术类似的技术，在由单晶硅 制成的半导体区中与摄像单元2 —起，一体地形成用于驱动控制摄像单元2的各个单位像 素的外围驱动系统和外围信号处理系统，即如下的外围电路，例如垂直位置选择单元12、水 平位置选择单元14、列处理单元15、输出单元17、时钟生成单元18、斜坡单元19和控制单 元20。将更详细地说明各个单元。在摄像单元2中，单位像素3呈4行X6列地二维布置，并且行控制线连线至该4行X6列的像素布置。行控制线11的各个端部连接至与垂直 位置选择单元12的各列相对应的各个输出端子。垂直位置选择单元12包括移位电阻器 (shift resister)或解码器，在驱动摄像单元2的各个单位像素3时，通过行控制线11来 控制摄像单元2的行地址和行扫描。此外，对于摄像单元2的像素布置，垂直信号线13分 别接线至各列。读出电流源单元5从摄像单元2读出信号，作为电压信号。列处理单元15包括例如针对摄像单元2的各行像素(即针对各个垂直信号线13) 而设置的ADC单元16。列处理单元15将通过各个垂直信号线13所读出的模拟像素信号转 换为数字信号，该各个垂直信号线13针对来自摄像单元2的各个单位像素3的各行像素而 设置。在本发明的第四优选实施方式中，针对摄像单元2的多行像素，以一对一的关系来布 置ADC单元16。然而，这仅仅是一个例子并且它们之间的关系不限于上述布置。还可以采 用以下配置。亦即，例如，针对多行像素布置单个ADC单元16，并且在该多行像素之间以时 间共用方式使用该单个ADC单元16。在用于将从摄像单元2的所选择的像素行的单位像 素3中读出的模拟像素信号转换为数字像素数据的模数转换单元中，与下述斜坡单元19和 时钟生成单元18 —起包括有列处理单元15。下面将详细说明该列处理单元15 (更具体而 言，ADC单元16)。斜坡单元19例如包括积分电路。斜坡单元19基于控制单元20的控制而生成所 谓斜波，该斜波的电平随着时间的前进而递增/递减变化。然后，斜坡单元19将由此生成 的斜波通过参考信号线119提供给各个电压比较单元108的输入端子中的一个。斜坡单元 19不限于使用积分电路的配置，而是可以是使用DAC电路的配置。然而，在通过使用DAC电 路以数字形式生成斜波的情况下，需要使得斜波步长更精细或者产生相等效果的配置。水平位置选择单元14包括移位电阻器或解码器。水平位置选择单元14对列处理 单元15的ADC单元16的列地址或列扫描进行控制。根据水平位置选择单元14执行的该 控制，由ADC单元16进行AD转换后的数字数据被顺序地读出并输出到水平信号线117。时钟生成电路包括VC0101，该VC0101作为延迟单元(即反转元件)所连接的延迟 电路。例如，如果低位VC0101中包括的8个延迟电路(均具有相同配置)连接至时钟生成 单元 18，则 VC0101 输出 8 个相位时钟 CK0、CK1、CK2、CK3、CK4、CK5、CK6 和 CK7。VC0101 中 包括的延迟电路可以是如下的环形圈延迟电路，该环形圈延迟电路包括彼此连接而形成环 形的多个反转元件。输出单元17输出二值化数字数据。此外，输出单元17中除了包括缓存功能以外， 可以包括例如信号处理功(诸如，黑电平调节功能、列偏差校正功能和颜色处理功能)。此 外，输出单元17可以将η位并行数字数据转换为串行数据，并输出转换后的串行数据。控制单元20包括定时生成器(TG)功能块和用于建立与该TG的通信的功能块，该 定时生成器用于提供斜坡单元19、时钟生成单元18、垂直位置选择单元12、水平位置选择 单元14和输出单元17中的每一个的操作所需的预定定时的时钟信号和脉冲信号。可以设 置控制单元20为独立于其他功能单元(诸如摄像单元2、垂直位置选择单元12和水平位置 选择单元14)的分离的半导体集成电路。在该情况下，包括摄像单元2、垂直位置选择单元 12和水平位置选择单元14等的图像捕捉装置与控制单元组合起来形成作为半导体系统的 一个示例的图像捕捉装置。该图像捕捉装置可以被设置成安装有外围信号处理设备和功率源电路的图像捕捉模块。下面将说明各个ADC单元16的配置。为了执行A/D转换，ADC单元16将通过相 应垂直信号线13从摄像单元2的各个单位像素3读出的模拟像素信号与从斜坡单元19提 供的斜波进行比较。结果，ADC单元16生成在时间轴方向上的大小(即脉冲宽度)与各个 复位电平(即基准电平)及信号电平的大小相对应的脉冲信号。然后，与该脉冲信号的脉 冲宽度的时段相对应的数据被A/D转换为与像素数据的大小相对应的数字数据。下面将详细说明各个ADC单元16的配置。ADC单元16针对各列而被设置，因此在 图13中设置有6个ADC单元16。所有列的各ADC单元16具有相同的配置。每个ADC单元 16包括电压比较单元108和锁存单元116，各锁存单元116包括下位锁存单元105、二值化 电路104和列计数器103。这里假设的列计数器103是具有用于保存列计数器103的逻辑 状态的锁存功能的计数电路。因而，不再需要另外内置上位锁存单元。下位锁存单元105 对应于图9中的锁存单元31。二值化电路104对应于图9中的计算单元32、下位计数单元 33和切换单元34的组合。列计数器103对应于图9中的上位计数单元35。各个电压比较单元108将信号电压(该信号电压基于通过相应的垂直信号线13 从摄像单元2的相应单位像素3输出的模拟像素信号)与从斜坡单元19输出的斜波进行 比较，由此将像素信号的大小转换为沿时间轴方向的信息(即脉冲信号的脉冲宽度)。例如 当斜坡电压变得大于信号电压时，从电压比较单元108输出的比较值变为高电平，而例如 当斜坡电压变得等于或小于信号电压时，从电压比较单元108输出的比较值变为低电平。各个下位锁存单元105接收从电压比较单元108输出的比较值，并由此在该输出 的比较值反转时以下位数据信号的形式锁存(保存/存储)由时钟生成单元18生成的逻 辑状态。这里，由下位锁存单元105锁存的下位数据信号是，例如8比特数据。此外，基于 各个列计数器103的计数结果的上位数据信号是，例如10比特数据。该10比特数据仅仅 是一个示例，并且上位数据信号可以少于10比特(例如是8比特数据)，或者可以多于10 比特(例如是12比特数据)，等等。下面将说明本发明的第四优选实施方式的操作。此处省略了对单位像素3的操作 的详细说明。然而，公知的是，在单位像素3中输出复位电平和信号电平。按照下述方式执行A/D转换。例如，分别地将在形成预定下降线时下降的斜波与 作为来自单位像素3的像素信号的各复位电平或信号电平的电压进行比较，并在生成该比 较处理中使用的斜波的时间与基于该复位电平或信号电平的信号与该斜波(即该斜坡电 压)相匹配的时间之间的时段内，执行从VC0101输出的时钟信号(例如，与图9中的锁存 单元31的锁存电路D_7的输出Q相对应的CK7)的计数，并对具有预定相位差的多相位时 钟(即，与图9中的锁存单元31的锁存电路D_0至D_7的输出Q相对应的CKO至CK7)的 逻辑状态进行测量，由此获得与复位电平或信号电平的大小相对应的数字数据。通过第一读取操作从摄像单元2的所选择行的各个单位像素3读出包括像素信号 的噪声的复位电平，作为模拟像素信号。然后，通过第二读取操作读出信号电平。通过垂直 信号线13在时间序列内将复位电平和信号电平输入ADC单元16。下面详细说明第一读取 操作和第二读取操作中每一个的操作和后续的计算处理。第一读取操作在从预定像素行的单位像素3到相应垂直信号线13的第一读取的状态变得稳定之后，控制单元20向斜坡单元19提供用于生成斜波的控制数据。在接收到该控制数据后， 斜坡单元19输出作为要向相应电压比较单元108的输入端子中的一个施加的比较电压的 斜波，该斜波的波形整体上随时间地基于坡形而变化。电压比较单元108将该斜波与复位 电平进行比较。此时，相应的列计数器103对从VC0101输出的时钟信号进行计数，作为计 数时钟。优选的是，开始输出VC0101的时钟信号的定时与开始输出斜波的定时大致为相同 时间。各个电压比较单元108将从斜坡单元19提供的斜波与复位电平进行比较，并且当 斜波的电压与复位电平大致彼此匹配时(即，在第一定时)，将比较输出进行反转。在该第 一定时，各个下位锁存单元105保存VC0101的下位逻辑状态。此外，在该第一定时，各个列 计数器103停止计数操作，以保存上位逻辑状态。作为上述操作的结果，下位锁存单元105 和列计数器103保存第一数据信号。在经过了预定时间之后，控制单元20停止向斜坡单元 19提供控制数据，并停止时钟生成单元18的输出。因此，斜坡单元19停止生成斜波。然后，基于本发明的第三优选实施方式中描述的方法，对第一数据信号进行二值 化处理。因而，能够获得基于第一数据信号的数字数据。随后，在第二读取操作中，将该数 字数据设置为各个二值化电路104和各个列计数器103的初始值。第二读取操作随后，在进行第二读取操作时，读出响应于每单位像素3的入射光量的信号电平， 并执行与第一读取操作相同的操作。在从预定像素行的单位像素3到相应垂直信号线13 的第二读取操作的状态变得稳定之后，控制单元20向斜坡单元19提供用于生成斜波的控 制数据。在接收到该控制数据后，斜坡单元19输出作为要向各个电压比较单元108的输入 端子中的一个施加的比较电压的斜波，该斜波的波形整体上随时间地基于坡形而变化。各 个电压比较单元108将该斜波与信号电平进行比较。在该时段期间，各个列计数器103对 从VC0101输出的时钟信号进行计数，作为计数时钟。优选的是，开始输出VC0101的时钟信 号的定时与开始输出斜波的定时大致为相同时间。各个电压比较单元108将从斜坡单元19提供的斜波与信号电平进行比较，并且当 电压大致彼此匹配时(即，在第二定时)，将比较输出进行反转。在该第二定时，各个下位锁 存单元105保持VC0101的下位逻辑状态。此外，在该第二定时，各个列计数器103停止计 数操作，以保存其上位逻辑状态。作为上述操作的结果，各个下位锁存单元105和各个列计 数器103存储第二数据信号。在经过了预定时间之后，控制单元20停止向斜坡单元19提 供控制数据，并停止时钟生成单元18的输出。因而，斜坡单元19停止生成斜波。然后，基于本发明的第三优选实施方式中描述的方法，对第二数据信号进行二值 化处理。因而，能够获得基于第一数据信号与第二数据信号之间的差分数据的数字数据。最 终，由水平位置选择单元14通过水平信号线117输出要传送到输出单元17的数字数据。因而，能够在以窄间距设置的多列内以数字形式执行对像素信号的差分处理。当用在此处时，以下方向性术语“前方、后方、上方、向下、右、左、垂直、水平、以下 和横向”以及任何其他类似的方向性术语指代配备有本发明的装置的那些方向。因而，应当 针对配备有本发明的装置来解释用来描述本发明的这些术语。术语“配置成”用来描述设备的部件、部分或局部(它们包括被构造和/或被编程 以实现所需功能的硬件和/或软件)。
此外，在权利要求中表述为“装置加功能”的术语应当包括如下的任意结构，该结 构能够用来实现本发明的该部分的功能。此处所使用的诸如“大致”、“大约”、“接近”和“近似”的表示程度的术语意味着对 所修饰的术语的合理偏移量，使得最终结果不会发生显著改变。例如，这些术语可以解释 为包括对所修饰的术语的至少士5%的偏差(如果该偏差未表示对所修饰的词语的相反含 义)。术语“单元”用来描述被构造和/或被编程以实现所需功能的硬件和/或软件的 部件、部分或局部。该硬件的典型例子可以包括但不限于设备和电路。虽然以上描述和例示了本发明的优选实施方式，但应理解的是这些优选实施方式 仅是本发明的示例，而不应视为对本发明的限制。在不脱离本发明的范围的情况下，可以做 出增加、省略、替换和其他修改。因而，本发明不应视为有上述说明来限定，而是仅由权利要 求书的范围限定。
权利要求
1.一种数据处理方法，其执行基于延迟电路的输出的第一数据信号与第二数据信号 之间的差分处理，该延迟电路包括彼此连接的多个反转元件，该数据处理方法包括以下步 骤对所述第一数据信号的第一数据处理，该第一数据处理包括以下步骤由上位计数单元以第一模式对从所述延迟电路输出的多个时钟信号中的一个进行计 数，该第一模式是降计数模式和升计数模式中的任意一种模式；由下位计数单元以所述第一模式对基于从所述延迟电路输出的预定数量的所述多个 时钟信号的时钟信号进行计数，每当由所述下位计数单元所计数的下位计数值变为第一预 定值时，向所述上位计数单元输出第一时钟信号；以及由所述上位计数单元以所述第一模式对来自所述下位计数单元的第一时钟信号进行 计数；对所述第二数据信号的第二数据处理，该第二数据处理包括以下步骤将由所述上位计数单元以所述第一模式计数的上位值作为第一初始值，由所述上位 计数单元以第二模式对从所述延迟电路输出的所述多个时钟信号中的一个进行计数，该第 二模式是所述降计数模式和所述升计数模式中的除了所述任意一种模式之外的另一种模 式；将由所述下位计数单元以所述第一模式计数的下位值作为第二初始值，由所述下位计 数单元以所述第二模式对基于从所述延迟电路输出的预定数量的所述多个时钟信号的时 钟信号进行计数，每当所述下位计数值变为第二预定值时，向所述上位计数单元输出第二 时钟信号；以及由所述上位计数单元以所述第二模式对来自所述下位计数单元的所述第二时钟信号 进行计数；以及输出由所述上位计数单元和所述下位计数单元以所述第二模式计数的最终计数值，作 为所述第一数据信号和所述第二数据信号之间的差分数据。
2.根据权利要求1所述的数据处理方法，该方法进一步包括以下步骤以所述降计数模式和所述升计数模式进行计数，在所述降计数模式和所述升计数模式 之间共用能够对模式进行切换的升降计数器，对所述升降计数器的处理模式进行切换，以 进行计数。
3.一种数据处理方法，该方法包括以下步骤由锁存电路对从延迟电路输出的预定数量的时钟信号进行锁存来作为数据信号，所述 延迟电路包括彼此连接的多个反转元件；将锁存的数据信号中的一个视为主锁存信号，由计算电路顺序地执行所述主锁存信号 或反转后的主锁存信号与其他数据信号之间的异或运算或者非异或运算；基于所述主锁存信号，输出第一值和第二值中的一个作为计数值，所述第一值是通过 使计数电路对所述异或运算或者所述非异或运算的结果进行计数而得到的，所述第二值是 所述第一值与第三值之和，所述第三值是通过使所述计数电路对所述预定数量的时钟信号 进行计数而得到的。
4.根据权利要求3所述的数据处理方法，其中，所述延迟电路是包括彼此连接成圆环 形的所述多个反转元件的环形圈延迟电路。
5.根据权利要求3所述的数据处理方法，其中，所述数据处理方法执行基于所述延迟电路的输出的第一数据信号与第二数据信号之 间的差分处理，并且所述数据处理方法进一步包括以下步骤在对所述第一数据信号的计数处理中，由所述计数电路以降计数模式和升计数模式中 的任意一种模式进行计数；以及在对所述第二数据信号的计数处理中，将以所述任意一种模式计数的值作为初始值， 在所述计数电路以所述降计数模式和所述升计数模式中除了所述任意一种模式以外的另 一种模式进行计数之后，输出计数值作为所述第一数据信号与所述第二数据信号之间的差 分数据。
6.根据权利要求4所述的数据处理方法，其中所述数据处理方法执行基于所述延迟电路的输出的第一数据信号与第二数据信号之 间的差分处理，并且所述数据处理方法进一步包括以下步骤在对所述第一数据信号的计数处理中，由所述计数电路以降计数模式和升计数模式中 的任意一种模式进行计数；以及在对所述第二数据信号的计数处理中，将以所述任意一种模式计数的值作为初始值， 在所述计数电路以所述降计数模式和所述升计数模式中除了所述任意一种模式以外的另 一种模式进行计数之后，输出计数值作为所述第一数据信号与所述第二数据信号之间的差 分数据。
7.根据权利要求5所述的数据处理方法，该方法进一步包括以下步骤以所述降计数模式和所述升计数模式进行计数，在所述降计数模式和所述升计数模式 之间共用能够对模式进行切换的升降计数器，对所述升降计数器的处理模式进行切换，以 进行计数。
8.根据权利要求6所述的数据处理方法，该方法进一步包括以下步骤以所述降计数模式和所述升计数模式进行计数，在所述降计数模式和所述升计数模式 之间共用能够对模式进行切换的升降计数器，对所述升降计数器的处理模式进行切换，以 进行计数。
9.一种数据处理方法，该方法包括以下步骤由锁存电路对从延迟电路输出的预定数量的时钟信号进行锁存来作为数据信号，所述 延迟电路包括彼此连接的多个反转元件；将锁存的数据信号中的一个作为主锁存信号，由计算电路顺序地执行基于所述反转元 件的连接顺序的奇数数据信号和偶数数据信号中的任意一方，或所述奇数数据信号和所述 偶数数据信号中的另一方的数据信号的反转信号，与所述主锁存信号或反转后的主锁存信 号之间的异或运算或者非异或运算；以及基于所述主锁存信号，输出第一值和第二值中的一个作为计数值，所述第一值是通过 使计数电路对所述异或运算或者所述非异或运算的结果进行计数而得到的，所述第二值是 所述第一值与第三值之和，所述第三值是通过使所述计数电路对所述预定数量的时钟信号 进行计数而得到的。
10.根据权利要求9所述的数据处理方法，其中，所述延迟电路是包括彼此连接成圆环 状的所述多个反转元件的环形圈延迟电路。
11.根据权利要求9所述的数据处理方法，其中所述数据处理方法执行基于所述延迟电路的输出的第一数据信号与第二数据信号之 间的差分处理，并且所述数据处理方法进一步包括以下步骤在对所述第一数据信号的计数处理中，由所述计数电路以降计数模式和升计数模式中 的任意一种模式进行计数；以及在对所述第二数据信号的计数处理中，将以所述任意一种模式计数的值作为初始值， 在所述计数电路以所述降计数模式和所述升计数模式中除了所述任意一种模式以外的另 一种模式进行计数之后，输出计数值作为所述第一数据信号与所述第二数据信号之间的差 分数据。
12.根据权利要求10所述的数据处理方法，其中，所述数据处理方法执行基于所述延迟电路的输出的第一数据信号与第二数据信号之 间的差分处理，并且所述数据处理方法进一步包括以下步骤在对所述第一数据信号的计数处理中，由所述计数电路以降计数模式和升计数模式中 的任意一种模式进行计数；以及在对所述第二数据信号的计数处理中，将以所述任意一种模式计数的值作为初始值， 在所述计数电路以所述降计数模式和所述升计数模式中除了所述任意一种模式以外的另 一种模式进行计数之后，输出计数值作为所述第一数据信号与所述第二数据信号之间的差 分数据。
13.根据权利要求11所述的数据处理方法，该方法进一步包括以下步骤以所述降计数模式和所述升计数模式进行计数，在所述降计数模式和所述升计数模式 之间共用能够对模式进行切换的升降计数器，对所述升降计数器的处理模式进行切换，以 进行计数。
14.根据权利要求12所述的数据处理方法，该方法进一步包括以下步骤以所述降计数模式和所述升计数模式进行计数，在所述降计数模式和所述升计数模式 之间共用能够对模式进行切换的升降计数器，对所述升降计数器的处理模式进行切换，以 进行计数。
15.一种固体摄像装置，其包括摄像单元，其包括呈矩阵形状布置的多个像素，该多个像素基于入射电磁波的量而输 出像素信号；参考信号生成单元，其被配置为生成随时间增大或减小的参考信号； 比较单元，其被配置为将从所述像素输出的待进行A/D转换的所述像素信号与所述 参考信号之间进行比较，并在所述参考信号相对于所述像素信号满足预定条件时结束该比 较；延迟电路，其具有多个反转元件；上位计数单元，其被配置为对来自所述延迟电路的时钟信号进行计数； 下位锁存单元，其被配置为在所述比较处理结束的时候，对从所述延迟电路输出的预 定数量的时钟信号进行锁存；以及下位计数单元，其被配置为对基于所述下位锁存单元锁存的所述预定数量的时钟信号 的时钟信号进行计数。
16.根据权利要求15所述的固体摄像装置，其中，所述上位计数单元和所述下位计数 单元被配置为执行包括第一数据处理和第二数据处理的数据处理方法，在对第一数据信号的所述第一数据处理中，所述上位计数单元以第一模式对从所述延迟电路输出的多个时钟信号中的一个进行 计数，该第一模式是降计数模式和升计数模式中的任意一种模式；所述下位计数单元以所述第一模式对基于所述下位锁存单元锁存的预定数量的所述 多个时钟信号的时钟信号进行计数，每当计数值变为第一预定值时，向所述上位计数单元 输出第一时钟信号；以及所述上位计数单元以所述第一模式对来自所述下位计数单元的第一时钟信号进行计数；在对第二数据信号的所述第二数据处理中，所述上位计数单元将以所述第一模式计数的值作为第一初始值，以第二模式对从所述 延迟电路输出的所述多个时钟信号中的一个进行计数，该第二模式是所述降计数模式和所 述升计数模式中的除了所述任意一种模式之外的另一种模式；所述下位计数单元将以所述第一模式计数的值作为第二初始值，以所述第二模式对基 于所述下位锁存单元锁存的预定数量的所述多个时钟信号的时钟信号进行计数，每当计数 值变为第二预定值时，向所述上位计数单元输出第二时钟信号；以及所述上位计数单元以所述第二模式对来自所述下位计数单元的所述第二时钟信号进 行计数；以及所述上位计数单元和所述下位计数单元以所述第二模式计数的计数值被输出，作为基 于所述延迟电路依照所述像素信号的输出的所述第一数据信号和所述第二数据信号之间 的差分数据而输出。
17.根据权利要求16所述的固体摄像装置，其中， 所述像素信号包括基准电平和信号电平，所述第一数据信号基于所述延迟电路依据所述基准电平和所述信号电平中的任意一 方的输出，以及所述第二数据信号基于所述延迟电路依据所述基准电平和所述信号电平中的另外一 方的输出。
18.根据权利要求15所述的固体摄像装置，其中所述下位计数单元被配置为执行数据 处理方法，其中，在该数据处理方法中，所述下位锁存单元锁存从所述延迟电路输出的预定数量的时钟信号，作为数据信号； 以所述下位锁存单元锁存的所述预定数量的所述多个时钟信号作为数据信号，并且将 这些数据信号中的一个作为主锁存信号，计算电路顺序地执行所述主锁存信号或反转后的 主锁存信号与其他数据信号之间的异或运算或者非异或运算；基于所述主锁存信号，输出第一值和第二值中的一个作为计数值，所述第一值是通过 使计数电路对所述异或运算或者所述非异或运算的结果进行计数而得到的，所述第二值是 所述第一值与第三值之和，所述第三值是通过使所述计数电路对所述预定数量的时钟信号 进行计数而得到的。
19.根据权利要求18所述的固体摄像装置，其中，所述延迟电路是包括彼此连接成圆环状的所述多个反转元件的环形圈延迟电路。
20.根据权利要求15所述的固体摄像装置，其中，所述下位计数单元被配置为执行数 据处理方法，并且其中，在该数据处理方法中，所述下位锁存单元锁存从所述延迟电路输出的预定数量的时钟信号，作为数据信号；将所述下位锁存单元锁存的所述预定数量的所述多个时钟信号作为数据信号，并且将 这些数据信号中的一个作为主锁存信号，计算电路顺序地执行基于所述反转元件的连接顺 序的奇数数据信号和偶数数据信号中的任意一方，或者所述奇数数据信号和所述偶数数据 信号中另一方的数据信号的反转信号，与所述主锁存信号或反转后的主锁存信号之间的异 或运算和非异或运算中的一种；以及基于所述主锁存信号，输出第一值和第二值中的一个作为计数值，所述第一值是通过 使计数电路对所述异或运算或者所述非异或运算的结果进行计数而得到的，所述第二值是 所述第一值与第三值之和，所述第三值是通过使所述计数电路对所述预定数量的时钟信号 进行计数而得到的。
21.根据权利要求20所述的固体摄像装置，其中，所述延迟电路是包括彼此连接成圆 环状的所述多个反转元件的环形圈延迟电路。
22.根据权利要求18所述的固体摄像装置，其中，所述像素信号包括基准电平和信号 电平，该固体摄像装置对基于所述延迟电路依据所述基准电平和所述信号电平的输出的数 据信号进行数据处理。
23.根据权利要求19所述的固体摄像装置，其中，所述像素信号包括基准电平和信号 电平，该固体摄像装置对基于所述延迟电路依据所述基准电平和所述信号电平的输出的数 据信号进行数据处理。
24.根据权利要求20所述的固体摄像装置，其中，所述像素信号包括基准电平和信号 电平，该固体摄像装置对基于所述延迟电路依据所述基准电平和所述信号电平的输出的数 据信号进行数据处理。
25.根据权利要求21所述的固体摄像装置，其中，所述像素信号包括基准电平和信号 电平，该固体摄像装置对基于所述延迟电路依据所述基准电平和所述信号电平的输出的数 据信号进行数据处理。
26.根据权利要求22所述的固体摄像装置，其中，所述数据处理方法包括基于所述延 迟电路的输出的第一数据信号与第二数据信号之间的差分处理，所述第一数据信号基于所 述延迟电路依据所述基准电平和所述信号电平中的任意一方的的输出，所述第二数据信号 基于所述延迟电路依据所述基准电平和所述信号电平中另一方的输出，并且在所述数据处理方法中在对所述第一数据信号的计数处理中，由所述计数电路以降计数模式和升计数模式中 的任意一种模式进行计数；以及在对所述第二数据信号的计数处理中，将以所述任意一种模式进行计数的值作为初始 值，在所述计数电路以所述降计数模式和所述升计数模式中除了所述任意一种模式以外的 另一种模式进行计数之后，输出计数值作为所述第一数据信号与所述第二数据信号之间的 差分数据。
27.根据权利要求23所述的固体摄像装置，其中，所述数据处理方法包括基于所述延迟电路的输出的第一数据信号与第二数据信号之间的差分处理，所述第一数据信号基于所 述延迟电路依据所述基准电平和所述信号电平中的任意一方的输出，所述第二数据信号基 于所述延迟电路依据所述基准电平和所述信号电平中另一方的输出，并且在所述数据处理方法中在对所述第一数据信号的计数处理中，所述计数电路以降计数模式和升计数模式中的 任意一种模式进行计数；以及在对所述第二数据信号的计数处理中，将以所述任意一种模式进行计数的值作为初始 值，在所述计数电路以所述降计数模式和所述升计数模式中除了所述任意一种模式以外的 另一种模式进行计数之后，输出计数值作为所述第一数据信号与所述第二数据信号之间的 差分数据。
28.根据权利要求M所述的固体摄像装置，其中，所述数据处理方法包括基于所述延 迟电路的输出的第一数据信号与第二数据信号之间的差分处理，所述第一数据信号基于所 述延迟电路依据所述基准电平和所述信号电平中的任意一方的输出，所述第二数据信号基 于所述延迟电路依据所述基准电平和所述信号电平中另一方的输出，并且在所述数据处理方法中在对所述第一数据信号的计数处理中，所述计数电路以降计数模式和升计数模式中的 任意一种模式进行计数；以及在对所述第二数据信号的计数处理中，将以所述任意一种模式进行计数的值作为初始 值，在所述计数电路以所述降计数模式和所述升计数模式中除了所述任意一种模式以外的 另一种模式进行计数之后，输出计数值作为所述第一数据信号与所述第二数据信号之间的 差分数据。
29.根据权利要求25所述的图像拾取设备，其中，所述数据处理方法包括基于所述延 迟电路的输出的第一数据信号与第二数据信号之间的差分处理，所述第一数据信号基于所 述延迟电路依据所述基准电平和所述信号电平中的任意一方的输出，所述第二数据信号基 于所述延迟电路依据所述基准电平和所述信号电平中另一方的输出，并且在所述数据处理方法中在对所述第一数据信号的计数处理中，所述计数电路以降计数模式和升计数模式中的 任意一种模式进行计数；以及在对所述第二数据信号的计数处理中，将以所述任意一种模式进行计数的值作为初始 值，在所述计数电路以所述降计数模式和所述升计数模式中除了所述任意一种模式以外的 另一种模式进行计数之后，输出计数值作为所述第一数据信号与所述第二数据信号之间的 差分数据。
全文摘要
本发明涉及数据处理方法和固体摄像装置。提供了一种数据处理方法，其可以包括以下步骤以第一模式对多个时钟信号中的一个进行计数，以第一模式对基于预定数量的多个时钟信号的时钟信号进行计数，每当计数值变为预定值时，输出时钟信号，以第一模式对时钟信号进行计数，将所计数的值视为初始值并以第二模式对时钟信号中的一个进行计数，将所计数的值视为初始值，以第二模式对基于预定数量的所述多个时钟信号的时钟信号进行计数，并且每当计数值变为预定值时，输出这些时钟信号，以第二模式对这些时钟信号进行计数，并输出以第二模式的计数值，作为第一数据信号与第二数据信号之间的差分数据。
文档编号H04N5/341GK102148942SQ201110033978
公开日2011年8月10日 申请日期2011年1月31日 优先权日2010年2月4日
发明者萩原义雄 申请人:奥林巴斯株式会社