固态成像器件以及制造方法

固态成像器件以及制造方法
【专利摘要】本发明提供了一种固态成像器件，其包含：包括多个图像传感器的成像单元；以及包括在行方向排列的多个模拟到数字（AD）转换器的AD转换单元，每个AD转换器对由图像传感器输出的电信号执行AD转换。每个AD转换器包括在输入级上具有差分对的比较器，该差分对包括第一晶体管和第二晶体管，该第一晶体管和第二晶体管各自被划分成相等数量的多个分割晶体管，以及构成预定列中的比较器的多个分割晶体管的排列模式和构成与预定列相邻的相邻列中的比较器的多个分割晶体管的排列模式相互不同。
【专利说明】固态成像器件以及制造方法【技术领域】[0001]本技术涉及固态成像器件以及制造方法，更具体地，涉及固态成像器件以及例如 在诸如包括所谓列并行型AD转换单元的图像传感器的固态成像器件中，没有副作用地改 善相邻列中构成AD转换器的比较器之间的串扰特性的制造方法，该列并行型AD转换单元 含有在行方向排列的多个AD转换器。【背景技术】[0002]捕获图像的固态成像器件的示例包括CXD (电荷耦合器件)图像传感器或CMOS (互 补金属氧化物半导体)图像传感器。近年来，由于小型化等的要求，CMOS图像传感器正引人注意。[0003]CMOS图像传感器包括AD转换单元，其AD (模拟到数字)转换由执行光电转换的 像素输出的模拟电信号。作为CMOS图像传感器的AD转换单元，根据高速处理等的要求， 采用了列并行型AD转换单元(下文也称为列并行AD转换单元)，其能够并行地对诸如排列 在一个行输出上的所有多个像素的两个或更多像素输出的电信号执行AD转换(日本专利 N0.4470700)。[0004]例如，通过在行方向并排排列其数目等于像素的列数的多个ADC (AD转换器)配置 列并行AD转换单元，每个列中的ADC执行由该列中的像素输出的电信号的AD转换。[0005]构成列并行AD转换单元的ADC的示例包括所谓的参考信号比较型ADC，该参考信 号比较型ADC包括比较器和计数器，通过将预定参考信号与电信号相比较对像素输出的电 信号执行AD转换。[0006]该参考信号比较型ADC的示例包括单斜率ADC。[0007]在单斜率ADC中，通过将其电平以恒定斜率变化的参考信号(诸如斜坡信号)与像 素输出的电信号相比较的比较器、和对参考信号的电平的改变直到参考信号和电信号的电 平匹配所需的时间计数的计数器，来AD转换像素输出的电信号(日本专利N0.4470700)。
【发明内容】
[0008]多个ADC排列成行的列并行AD转换单元的一个重要性能指标包括串扰特性。在 列并行AD转换单元中，构成ADC的比较器之间(任何列中的ADC的比较器与和该列相邻的 列中的ADC的比较器之间)的串扰特性(基本上)支配着整个列并行AD转换单元的串扰特性。[0009]使构成ADC的比较器之间的串扰特性劣化的一个因素是耦合相邻列中的ADC的两 个比较器、在两个比较器之间形成的寄生电容。[0010]在CMOS图像传感器中，构成ADC的比较器之间的串扰特性并且因此列并行AD转 换单元的串扰特性的劣化导致图像质量的退化，诸如颜色混合、光影模糊、或CMOS图像传 感器捕获的图像的缺陷像素的影响增大。[0011]进一步，最近，按照减小CMOS图像传感器的像素尺寸的要求，列间距，即，相邻ADC的列之间的距离趋向于进一步减小(更短)。[0012]进一步，在执行将作为包括像素的裸芯片的像素芯片堆叠在上侧和将包括列并行 AD转换单元、作为包括除了像素之外的其他电路的裸芯片的电路芯片堆叠在下侧的安装的 堆叠型图像传感器中，为了小型化，有必要形成尺寸与像素芯片(基本)相同的电路芯片。[0013]在这种情况下，因为各种电路以及列并行AD转换单元需要在电路芯片中形成，所 以列并行AD转换单元的ADC的列间距必须小于像素的列间距。[0014]进一步，当ADC的列间距较小时，相邻列中的ADC的两个比较器之间的距离变得较 小。结果，相邻列中的ADC的两个比较器之间的寄生电容增大，并且串扰特性也劣化。[0015]改善列并行AD转换单元的串扰特性的方法的示例包括在相邻列中的ADC之间提 供强屏蔽的方法，或通过物理形成构成每个列中的ADC的比较器的晶体管以便在列方向拉 长来增加相邻列中的(ADC的)比较器之间的距离的方法。[0016]但是，在提供相邻列中的ADC之间的屏蔽的方法中，出现列并行AD转换单元的面 积增加提供的屏蔽那么多的副作用。[0017]进一步，在形成构成比较器的晶体管以便拉长的方法中，因为接口的比例增加，所 以相对于地的寄生电容增加。因此，出现噪声特性退化或诸如RTS (随机电报信号)噪声的 所谓过程导致噪声的噪声增大的副作用。[0018]本技术就是考虑到这样的情况做出的，旨在没有副作用地改善串扰特性。[0019]按照本技术的实施例，提供了一种固态成像器件，其包括:包括多个图像传感器的 成像单元；以及包括在行方向排列的多个AD转换器的模拟到数字(AD)转换单元，每个AD 转换器对图像传感器输出的电信号执行AD转换。每个AD转换器包括在输入级上具有差分 对的比较器，该差分对包括第一晶体管和第二晶体管，该第一晶体管和第二晶体管各自被 划分成相等数量的多个分割晶体管，以及构成预定列中的比较器的多个分割晶体管的排列 模式和构成与预定列相邻的相邻列中的比较器的多个分割晶体管的排列模式相互不同。[0020]在如上所述的固态成像器件中，含有在行方向排列的多个AD转换器的AD转换单 元包括在输入级上具有差分对的比较器，该差分对包括第一晶体管和第二晶体管，并且该 第一晶体管和第二晶体管被划分成相同数量的多个分割晶体管。构成预定列中的比较器的 多个分割晶体管的排列模式和构成与预定列相邻的相邻列中的比较器的多个分割晶体管 的排列模式相互不同。[0021]按照本技术的实施例，提供了一种制造固态成像器件的方法，该固态成像器件包 括:包括多个图像传感器的成像单元、和包括在行方向排列的多个AD转换器的模拟到数字 (AD)转换单元，每个AD转换器对图像传感器输出的电信号执行AD转换，该方法包括将在输 入级上具有差分对的比较器包括在每个AD转换器中，该差分对包括第一晶体管和第二晶 体管；将该第一晶体管和第二晶体管各自划分成相等数量的多个分割晶体管；以及以不同 排列模式排列构成预定列中的比较器的多个分割晶体管和构成与预定列相邻的相邻列中 的比较器的多个分割晶体管。[0022]在如上所述的制造方法中，以不同排列模式排列构成预定列中的比较器的多个分 割晶体管和构成与预定列相邻的相邻列中的比较器的多个分割晶体管。[0023]进一步，该固态成像器件可以是独立器件或可以是构成一个器件的内部块。[0024]按照本技术的实施例，可以改善串扰特性。尤其，在包括含有在行方向排列的多个AD转换器的AD转换单元的固态成像器件中，可以没有副作用地改善相邻列中构成AD转换器的比较器之间的串扰特性。【专利附图】

【附图说明】[0025]图1是图示已经应用了本技术的数字相机的实施例的配置示例的方块图；[0026]图2是图示图像传感器2的配置示例的方块图；[0027]图3是图示像素Il1^n的配置示例的电路图；[0028]图4是图示ADC31n的配置示例的方块图；[0029]图5是图示比较器6In的配置示例的电路图；[0030]图6是图示半导体芯片(成对芯片)上的图像传感器2的安装的图；[0031 ] 图7是图示FET#An和FET#Bn被分别划分成两个FET#Aln和FET#A2n和两个FET#Bln 和FET#B2n时比较器61n的差分对的配置示例的电路图；[0032]图8是图示FET#An所划分的FET#Aln和FET#A2n和FET#Bn所划分的FET#Bln和 FET#B2n在列区域中的排列的示例的图；[0033]图9是图示产生了寄生电容、彼此相邻的第(η-1)列中的比较器Sllri的差分对和第η列中的比较器61η的差分对的电路图；[0034]图10是图示改善串扰特性的FET#An和FET#Bn的排列的第一示例的图；[0035]图11是图示产生了寄生电容、彼此相邻的第(η-1)列中的比较器6U的差分对和第η列中的比较器61η的差分对的电路图；[0036]图12是图示产生了寄生电容、彼此相邻的第(η-1)列中的比较器6U的差分对和第η列中的比较器61η的差分对的电路图；[0037]图13是图示改善串扰特性的FET#An和FET#Bn的排列的第二示例的图；[0038]图14是图示产生了寄生电容、彼此相邻的第(η-1)列中的比较器6U的差分对和第η列中的比较器61η的差分对的电路图；[0039]图15是图示改善串扰特性的FET#An和FET#Bn的排列的第三示例的图；[0040]图16是图示产生了寄生电容、彼此相邻的第(η-1)列中的比较器6U的差分对和第η列中的比较器61η的差分对的电路图；[0041]图17是图示改善串扰特性的FET#An和FET#Bn的排列的第四示例的图；[0042]图18是图示产生了寄生电容、彼此相邻的第(η-1)列中的比较器6U的差分对和第η列中的比较器61η的差分对的电路图； [0043]图19是图示图像传感器2被配置成半导体芯片时的配置示例的概况图；以及[0044]图20是图示将半导体芯片制造为图像传感器2的方法的流程图。【具体实施方式】[0045]在下文，将参考附图详细描述本公开的优选实施例。注意，在本说明书和附图中， 具有基本相同功能和结构的结构元件用相同标号表示，并省略对这些结构元件的重复说明。[0046][已经应用了本技术的数字相机的实施例][0047]图1是图示已经应用了本技术的数字相机的一个实施例的配置示例的方块图。[0048]进一步，该数字相机可以捕获静止图像或运动图像。[0049]在图1中，该数字相机包括光学系统1、图像传感器2、存储器3、信号处理单元4、 输出单元5、和控制单元6。[0050]例如，光学系统I包括未图示出来的变焦透镜、聚焦透镜、光圈等，使来自外部的光线入射在图像传感器2上。[0051]图像传感器2例如是CMOS图像传感器，接收来自光学系统I的入射光，执行光电转换，并输出与来自光学系统I的入射光相对应的图像数据。[0052]存储器3暂时存储图像传感器2输出的图像数据。[0053]信号处理单元4例如执行像噪声消除或白平衡调整那样的过程作为使用存储在存储器3中的图像数据的信号处理，并将所得图像数据输出到输出单元5。[0054]输出单元5输出来自图像处理单元4的图像数据。[0055]换句话说,输出单元5包括例如包括液晶等的显示器(未图示出来),显示与来自图像处理单元4的图像数据相对应的图像作为所谓的通过图像。[0056]进一步，输出单元5包括例如驱动像半导体存储器、磁盘或光盘那样的记录介质的驱动器(未图示出来)，将来自信号处理单元4的图像数据记录在记录介质中。[0057]控制单元6按照用户等的操纵控制构成数字相机的每个方块。[0058]在如上所述构成的数字相机中，图像传感器2接收来自光学系统I的入射光，并按照入射光输出图像数据。[0059]将图像传感器2输出的图像数据供应给存储器3并存储在存储器3中。[0060]信号处理单元4对存储在存储器3中的图像数据执行信号处理，并将图像数据供应给输出单元5。[0061]在输出单元5中，输出来自信号处理单元4的图像数据。[0062][图像传感器2的配置示例][0063]图2是图示图1的图像传感器2的配置示例的方块图。[0064]在图2中，图像传感器2包括像素阵列10、像素驱动单元21、列并行AD转换单元 22、和输出单元23。[0065]像素阵列10是包括作为执行捕获的图像传感器的MXN (M和N是等于或大于I 的整数)个像素 Il1,1; Illj2,...，Il1,N，Il2jl, Il2j2,...，Il2,N,...，II1j2,...，11M，N 的成像单元。[0066]MXN个像素WM行N列的矩阵(点阵)排列在二维平面上。[0067]这里，在本实施例中，列数N为多个，因此，在像素阵列10中在行方向至少排列着多(N)个像素 IlnuiIl1^ydllm,[0068]将在行方向(水平方向)延伸的像素控制线41π与像素阵列10中在第m (m=l,2,...,Μ)行(从顶端算起)的行方向排列的N个像素Ilnu-1lna连接。[0069]进一步，将在列方向(垂直方向)延伸的像素信号线42n与在第η (η=1，2，...，N) 列(从左侧算起)的列方向排列 的M个像素Ilu-1lstn连接。[0070]像素llm，n对入射在像素llm，n上的光线(入射光)执行光电转换。而且，像素llm，n 按照经由像素控制线41m来自像素驱动单元21的控制，将与通过电光转换获得的电荷相对应的电压(电信号)输出到垂直信号线42n上。[0071]进一步，像素llm，n例如可以对经由拜耳(Bayer)阵列等的滤色器(未图示出来)入射的预定颜色光线执行光电转换。[0072]像素驱动单元21例如按照控制单元6 (图1)等的控制，经由像素控制线41π控制 (驱动)与像素控制线41m连接的像素Ilnu-1lm,[0073]列并行AD转换单元22经由垂直信号线42r42N与在一行排列的像素I Ini, rl lm；N连接。因此，经由垂直信号线42n将像素llm，n输出的电压(电信号)供应给列并行AD转换单元22。[0074]列并行AD转换单元22并行地对经由垂直信号线42r42N从在一行排列的像素 nm，lm，N供应的电压(电信号)执行AD转换，并将所得数字数据供应给输出单元23作为像素Ilnu-1lna的像素值(像素数据)。[0075]这里，列并行AD转换单元22可以并行地对在一行排列的N个像素I lm，rl lm，N的所有电信号执行AD转换，以及可以并行地对N个像素Ilnu-1lna当中数量少于N的多个像素的电信号执行AD转换。[0076]但是，在下文中，为了简化描述，假设列并行AD转换单元22并行地对在一行排列的所有N个像素Ilnu-1lna的电信号执行AD转换。[0077]列并行AD转换单元22包括并行地对在一行排列的所有N个像素Iln，rllm；N的电信号执行AD转换的许多ADC (模拟到数字转换器)SI1-SIno[0078]进一步，列并行AD转换单元22还包括参考信号输出单元32和时钟脉冲输出单元33。 [0079]参考信号输出单元32经由参考信号线32A向ADC31「31N供应(输出)，例如，像斜坡信号那样，其电平以恒定斜率从预定初始值变化到预定最终值的参考信号。[0080]时钟脉冲输出单元33经由时钟线33A以预定频率向ADC31r31N供应(输出)时钟脉冲。[0081]ADC31n与垂直信号线41n连接，因此经由垂直信号线41n向ADC3lj*应像素Il11^n 的电信号(像素llm，n输出的电信号)。[0082]ADC31n使用来自参考信号输出单元32的参考信号和来自时钟脉冲输出单元33的时钟脉冲对经由垂直信号线41n从像素llm，n供应的电信号执行⑶S (相关双采样)和AD转换。[0083]换句话说，40031?通过将来自像素llm，n的电信号与来自参考信号输出单元32的参考信号相比较，和计数改变参考信号的电平直到来自像素I Iffl,n的电信号和参考信号的电平匹配所需的时间，对来自像素llm，n的电信号执行AD转换和⑶S。[0084]这里，在ADC31n中，改变参考信号的电平直到来自像素llm，n的电信号和参考信号的电平匹配所需的时间的计数通过计数来自时钟脉冲输出单元33的时钟脉冲来执行。[0085]ADC31n将可以作为AD转换和CDS的结果获得的数字数据供应给输出单元23作为像素IUn的像素值(像素数据)。[0086]进一步，将像素阵列10的第I行到第M行每一行的N个像素Ilnu-1lna的电信号， 例如，从第I行开始依次供应给N个ADCSI1Hn,并且可以这么说，以行为单位执行电信号的AD转换和CDS。[0087]输出单元23暂时存储来自ADC31r31N的像素Ilnu-1ln^的像素数据，并且将该像素数据作为第m行的图像数据输出到外界(在本实施例中，存储器3 (图1))。[0088]进一步，虽然这里假设⑶S以及AD转换都在ADC31n中执行，但在ADC31n中可以只执行AD转换和可以在输出单元23中执行CDS。[0089][像素11"的配置示例][0090]图3是图示图2的像素Il1^n的配置示例的电路图。[0091]在图3中，像素llm，n包括PD (光电二极管)51和四个nMOS (负沟道MOS)FET (场效应晶体管)52，54，55和56。[0092]进一步，在像素llm，n中，FET52的漏极、FET54的源极和FET55的栅极连接在一起， 在连接点上形成将电荷转换成电压的FD (浮动扩散)(电容)53。[0093]TO51是作为图像传感器的光电转换元件的示例，接收入射光并累积与入射光相对应的电荷以便执行电光转换。[0094]PD51的阳极与地连接(接地)，PD51的阴极与FET52的源极连接。[0095]FET52是将累积在TO51中的电荷从TO51转移到FD53的FET，在下文中称为转移 Tr520[0096]转移Tr52的源极与TO51的阴极连接，转移Tr52的漏极经由Π)53与FET54的源极连接。[0097]进一步，转移Tr 52的栅极与像素控制线41m连接，经由像素控制线41m将转移脉冲 TRG供应给转移Tr52的栅极。[0098]这里，由于像素驱动单元21 (图2)经由像素控制线41m驱动(控制)像素llm，n，所以流入像素控制线41m中的控制信号包括下面将描述的复位脉冲RST和选择脉冲SEL，以及转移脉冲TRG。[0099]FD53是像在转移Tr52的漏极、FET54的源极和FET55的栅极的连接点上形成的电容器那样，将电荷转换成电压的区域。[0100]FET54是使累积在FD53中的电荷(电压；电位)复位的FET，在下文中称为复位 Tr540[0101]复位Tr54的漏极与电源Vd连接。[0102]进一步，复位Tr54的栅极与像素控制线41m连接，经由像素控制线41m将复位脉冲 RST供应给复位Tr54的栅极。[0103]FET55是放大FD53的电压的FET，在下文中称为放大Tr55。[0104]放大Tr55的栅极与FD53连接，放大Tr55的漏极与电源Vdd连接。进一步，放大 Tr55的源极与FET56的漏极连接。[0105]FET56是选择电信号(电压)到垂直信号线42n的输出的FET,在下文中称为选择 Tr56。[0106]选择Tr56的源极与垂直信号线42n连接。[0107]进一步，选择Tr56的栅极与像素控制线41m连接，经由像素控制线41m将选择脉冲 SEL供应给选择Tr56的栅极。[0108]这里，可以在没有选择Tr56的情况下配置像素llm，n。[0109]进一步，可以采用多个TO51和转移Tr52共享FD53到选择Tr56的共享像素的配置作为像素Iim,n的配置。[0110]在如上配置的像素llm，n中，PD51通过接收入射光和执行光电转换，按照入射光量 开始电荷的累积。[0111]当TO51中的电荷累积开始之后经过了预定时间(曝光时间)时，像素驱动单元21 (图2)暂时将转移脉冲TRG设置成H (高)电平(从L (低)电平)。[0112]随着转移脉冲TRG暂时处在H电平上，转移Tr52暂时处在ON (接通)状态下。[0113]当转移Tr52进入ON状态时，累积在TO51中的电荷经由转移Tr52转移到FD53并 得到累积。[0114]这里，在暂时将转移脉冲TRG设置成H电平之前，像素驱动单元21暂时将复位脉 冲RST设置成H电平，从而暂时将复位Tr54设置成ON状态。[0115]随着复位Tr54处在ON状态下，FD53中的电荷经由复位Tr54被清扫到电源Vdd并 得到复位。[0116]在FD53的电荷得到复位之后，像素驱动单元21暂时将转移脉冲TRG设置成H电 平，从而如上所述，暂时将转移Tr52设置成ON状态。[0117]随着转移Tr52进入ON状态，累积在TO51中的电荷经由转移Tr52转移到FD53并 得到累积。[0118]同时，放大Tr55向它的源极输出与与栅极连接的FD53中的电荷相对应的电压(电 位)。[0119]如上所述，放大Tr55的源极与选择Tr56的漏极连接。当选择Tr56进入ON状态 时，选择Tr56将在放大Tr55的源极中输出(出现)的电压输出到与选择Tr56的源极连接的 垂直信号线42n，以便供应给与垂直信号线42n连接的ADC31n (图2)。[0120]在正好在随着复位Tr54进入ON状态FD53 (FD53中的电荷)得到复位之后的定 时、和随着转移Tr52进入ON状态累积在TO51中的电荷经由转移Tr52转移到复位FD53和 累积在复位FD53中之后的定时上，像素驱动单元21暂时将选择脉冲SEL设置成H电平。[0121]随着选择脉冲SEL在正好在FD53得到复位之后的定时上暂时处在H电平上，选择 Tr56进入ON状态，经由放大Tr55、和处在ON状态下的选择Tr56将复位FD53的电压(在下 文中称为复位电平)供应给与垂直信号线42n连接的ADC31n。[0122]进一步，随着选择脉冲SEL在累积在TO51中的电荷转移到复位FD53和累积在复 位Π)53中之后的定时上暂时处在H电平上，选择Tr56进入ON状态，经由放大Tr55、和处在 ON状态下的选择Tr56将已经从TO51转移了电荷之后的复位FD53的电压，即，相对于复位 电平的与像素数据(像素值)相对应的电压(称为信号电平)供应给与垂直信号线42n连接的 ADC31n。[0123]在ADC3 In中，执行信号电平和复位电平的AD转换、和从信号电平中减去复位电平 和提取与累积在TO51中的电荷相对应的电压(电信号)作为像素数据的CDS。[0124][ADC31n的配置示例][0125]图4是图示图2的ADC31n的配置示例的方块图。[0126]ADC3In包括比较器6In和计数器62n，执行参考信号比较型ADCJP CDS。[0127]将来自参考信号输出单元32的参考信号和来自像素llm，n的电信号(复位电平或 信号电平)之一，例如，参考信号供应给作为比较器61n的两个输入端之一的反相输入端 (_)。将来自参考信号输出单元32的参考信号和来自像素llm，n的电信号的另一个，例如，电信号供应给作为比较器61n的两个输入端的另一个的非反相输入端(+ )。[0128]比较器61n将供应给反相输入端的参考信号与供应给非反相输入端的电信号相比较。进一步，当供应给反相输入端的参考信号高于供应给非反相输入端的电信号的电压时， 比较器6 In输出H和L电平之一,例如，H电平。[0129]进一步，当供应给非反相输入端的电信号等于或高于供应给反相输入端的参考信号的电压时(当供应给反相输入端的参考信号的电压等于或低于供应给非反相输入端的电信号的电压时)，比较器6111输出H和L电平的另一个,例如，L电平。[0130]将比较器61n的输出和来自时钟脉冲输出单元33的时钟脉冲供应给计数器62n。[0131]当参考信号输出单元32将参考信号的初始值供应给比较器61n时，计数器62n开始计数来自时钟脉冲输出单元33的时钟脉冲。例如，当比较器61?的输出从H电平变成L 电平时，换句话说，当供应给比较器61n的反相输入端的参考信号的电平和供应给非反相输入端的电信号的电平相等时，计数器62n停止计数来自时钟脉冲输出单元33的时钟脉冲。[0132]进一步，计数器62?输出时钟脉冲的计数值，作为供应给比较器61n的非反相输入端的电信号的AD转换结果。[0133]这里，参考信号输出单元32输出，例如，以某个速率从预定初始值(例如，等于或大于像素Iim，n输出的电信号的最大值的数值)下降到预定最终值(例如，等于或小于像素 Iim，n出的电信号的最小值的数值)的斜坡信号作为参考信号。[0134]在这种情况下，在计数器62?中，直到作为参考信号的斜坡信号从预定初始值变化至幡应给比较器61?的非反相输入端的电信号的电压(或更小)的作为时间的时钟脉冲的计数值得到计数，变成供应给比较器61n的非反相输入端的电信号的AD转换结果。[0135]当ADC31n获得复位电平和信号电平的AD转换结果作为像素llm，n供应给比较器 61?的非反相输入端的电信号时，ADC31n通过从信号电平的AD转换结果减去复位电平的AD 转换结果执行CDS，并输出所得相关电平作为像素llm，n的像素数据(像素值)。[0136]进一步，取代通过实际执行从信号电平的AD转换结果减去复位电平的AD转换结果的运算执行⑶S，ADC31n可以，例如，通过控制计数器62n中的时钟脉冲的计数执行⑶S。[0137]换句话说，计数器62n可以，例如，通过对于复位电平将计数值减I地计数时钟脉冲，和将复位电平的时钟脉冲的计数值用作初始值，对于信号电平将计数值加I地计数时钟脉冲，在执行复位电平和信号电平的AD转换的同时执行从信号电平中减去复位电平的 CDS。[0138][比较器6In的配置示例][0139]图5是图示图4中的比较器6In的配置示例的电路图。[0140]在图5 中，比较器 6In 包括 FET#An、FET#Bn、FET#Cn、FET#Dn 和电流源 In。[0141]FET#An 和 FET#Bn 是 NMOS (负沟道 M0S)FET，FET#An 和 FET#Bn 的源极相互连接。进一步，FETftA1^P FET#Bn的源极之间的连接点与一端接地的电流源In的另一端连接。FEWAn 和FET#Bn构成所谓的差分对。[0142]FET#An的栅极与比较器61n的反相输入端INln连接，FET#Bn的栅极与比较器61n 的非反相输入端IN2n连接。[0143]因此，比较器61n包括在输入级上包括FET#An和FET#Bn的差分对。[0144]这里，构成比较器61n的差分对的FET#An和FET#Bn之一，例如，FET#An被称为第一晶体管，而另一个FET#Bn被称为第二晶体管。[0145]FET#Cn 和 FET#Dn 是 PMOS (正沟道 MOS) FET, FET#Cn 和 FET#Dn 的源极相互连接。[0146]进一步，FET#Cn和FET#Dn的源极与电源Vdd连接，FET#Cn和FET#Dn的栅极之间的连接点与FET#Cn的漏极连接。因此，FET#Cn和FET#Dn构成电流镜。[0147]在如上所述构成电流镜的FET#Cn和FET#Dn当中，FET#Cn的漏极与FET#An的漏极连接，FET#Dn的漏极与FET#Bn的漏极连接。[0148]进一步，FET#Bn和FET#Dn的漏极之间的连接点与比较器61n的输出端OUTn连接。[0149]进一步，在FET#Bn和FET#Dn的漏极之间的连接点与输出端OUTn之间配备从比较器61?执行所希望输出的电路，但本文省略了该电路的图示。[0150]在如上配置的比较器61n中，当反相输入端INln的电压高于非反相输入端IN2n的电压时，大体上，FET#An被接通，FET#Bn被断开。随着FET#An被接通，FET#Cn和因此FET#Dn 也被接通，电流经由FET#Dn从电源Vdd流到输出端0UTn。于是，输出端OUTn处在H电平上。[0151]另一方面，当非反相输入端IN2n的电压高于反相输入端INln的电压时，大体上， FETMn被断开，FET#Bn被接通。随着FETMn被断开，FET#Cn和FET#Dn也被断开，电流经由 FET#Bn从输出端OUTn吸到电流源In。于是，输出端OUTn处在L电平上。[0152]进一步，虽然在图5中使用FET来配置比较器61n，但比较器61?也可以由，例如， 双极晶体管等构成。[0153][半导体芯片上图像传感器2的安装][0154]图6是图示半导体芯片(成对芯片)上图2的图像传感器2的安装的图。[0155]在图2的图像传感器2中，包括在列并行AD转换单元22中的N个ADC31r31N 在行方向并排排列(形成)在半导体芯片上，例如，以便并行地对在一行排列的所有像素 I lm, 1-11Di, N的电信号执行AD转换。[0156]进一步，由于CMOS图像传感器2小型化的要求，排列(形成)列并行AD转换单元22的半导体芯片的区域受到限制，并且，排列包括在列并行AD转换单元22中的N个 ADC31r31N的半导体芯片的区域也受到限制。[0157]尤其，对于在行方向并排排列的N个ADCSI1Hn,排列一个ADC31n的一列的宽度 (在行方向的长度)受每行像素(在水平方向)的数量N等限制。[0158]例如，现在，半导体芯片上的长方形区域被指定成排列一个ADC31n。该长方形区域被称为列区域。[0159]当列区域的宽度L受到限制时，`可能无法将构成ADC3ld9比较器61n (图5)的差分对、具有所希望规范的FETMn和FET#Bn直接排列在该列区域中(就它们的尺寸而言)。[0160]换句话说，当具有所希望规范的FETftA1^P FET#Bn的水平W和垂直H的某一个大于如图6所图示的列区域的宽度L时，难以直接将FETftA1^P FET#Bn排列在列区域中。[0161]于是，如图6所图示，将FETftA1^P FET#Bn划分成要排列在列区域中的具有小尺寸的相同数量的多个分割晶体管，并排列在列区域中。[0162]这里，在图6中，将FET#An划分成两个FET，即，FETftAl1^PFETftAZn，作为排列在列区域中、具有相同尺寸的多个分割晶体管。[0163]FET#Bn与FET#An —样，也被划分成具有相同尺寸和排列在列区域中的两个 FETttBl1^P FET#B2n。[0164]进一步，在图6中，将FET#Aln、FET#A2n、FETttBl1^P FET#B2n从底下开始按这个次序排列在列区域中。[0165]图1是图示如图6所图示，FETttA1^P FET#Bn被分别划分成两个FET#Aln和FET#A2n 和两个FETftBl1^P FET#B2n时比较器61n的差分对的配置示例的电路图。[0166]进一步，在下面的图中，为了有助于理解，作为第一晶体管的FETftA1^PFETftAn所划分的FET用实线图示，作为第二晶体管的FET#Bn和FET#Bn所划分的FET用虚线图示。[0167]将FET#An所划分的FET#Aln和FET#A2n并联起来。[0168]换句话说，在FET#An所划分的FET#Aln和FET#A2n中，将FET#Aln和FET#A2n的栅极相互连接，将它们的漏极相互连接，以及将它们的源极相互连接。[0169]FET#Bn 所划分的 FET#Bln 和 FET#B2n 与 FET#Aln 和 FET#A2n —样，也被并联起来。[0170]图8是图示FET#An所划分的FET#Aln和FET#A2n和FET#Bn所划分的FET#Bln和 FET#B2n在列区域中的排列的示例的图。[0171]在图8 中，图示了第(n-Ι)列的 FETttAUETttAZn^FETttBllri 和 FETttBZlri(排列在形成 ADCSllri 的列区域中的 FETttAlnYFETttAZnYFETttBllri 和 FETttBZlriX第 η 列的 FET#Aln、 FETttAZpFETttBl1^P FET#B2n、和第(n+1)列的 FET#Aln+1、FET#A2n+1、FET#Bln+1 和 FET#B2n+1 的三个列的排列(这同样适应于下面将描述的图10,13,15和17)。[0172]在第η列中，如图6所示，FET#Aln、FET#A2n、FET#Bln和FET#B2n从底下开始按这个次序排列。这同样适应于其他列。[0173]换句话说，在图8中，任何第η列的FET#Aln、FET#A2n、FETttBl1^P FET#B2n的排列模式都与任何其他第η'列的FET#A1/、FET#A2n'、FET#Bln'和FET#B2n'的排列模式相同。[0174]于是，在两个相邻列，例如，第(n-Ι)和第η列中，第(η_1)列的FETttAllri和第η列的FET#Aln相互面对，以及第(n-Ι)列的FET#A2n_i和第η列的FET#An相互面对。进一步， 第(n-Ι)列的FETttBllri和第η列的FETSBln相互面对，以及第(η_1)列的FET#B2n_1和第η 列的FET#Bn相互面对。[0175]这里，构成差分对的作为第一晶体管的FET#An所划分的FET#Aln和FET#A2n被称为第一分割FET，作为第二晶体管的FET#Bn所划分的FET#Bln和FET#B2n被称为第二分割 FET。在图8中，在第(n-Ι)和第η列中，第(η_1)的第一分EFT和第η列的第一分EFT相互面对，第(n-Ι)的第二分EFT和第η列的第二分EFT相互面对。[0176]列间距(相邻第(n-Ι)和第η列之间的距离)由于CMOS图像传感器3小型化的要求而很小，因此，在第(n-Ι)和第η列中，在相互面对FET之间形成 耦合相互面对FET的寄生电容。[0177]在图8中，在相互面对的第(n-Ι)列的FETttAllri和第η列的FET#Aln之间形成寄生电容C#Aln_lt)类似地，在相互面对的第(n-1)列的FET#A2n_i和第η列的FET#A2n之间形成寄生电容C#A2n_i，在相互面对的第(n-Ι)列的FETftBllri和第η列的FET#Bln之间形成寄生电容C#Bln_1;以及在相互面对的第(n-Ι)列的FET#B2n_i和第η列的FET#B2n之间形成寄生电容C#B2n_i。[0178]进一步，由于相互面对的第(n-Ι)列的FET#Aln_i和第η列的FET#Aln之间的距离、 相互面对的第(n-Ι)列的FET#A2n_i和第η列的FET#A2n之间的距离、相互面对的第(η_1)列的FETttBllri和第η列的FET#Bln之间的距离、和相互面对的第(n_l)列的FET#B2n_i和第 η列的FET#B2n之间的距离相等，以及FETftAln+ FET#A2n_1, FET#Aln和FET#A2n具有相同尺寸，所以 CSAln^1, C#A2n_!, CSBln^1 和 C#B2n_!具有(基本)相同值。[0179]图9是图示如图8所图示形成了寄生电容、彼此相邻的第(n-Ι)列的比较器61^ 的差分对和第η列的比较器61η的差分对的电路图。[0180]如图9所图示，相邻的第(n-Ι)列的比较器61^的反相输入端INllri(与FETttAllri 和FET#A2n_i的栅极连接)和第η列的比较器61η的反相输入端INln (与FET#Aln和FET#A2n 的栅极连接)经由寄生电容C#Aln_i和C#A2n_i连接在一起。[0181]进一步，相邻的第(n-Ι)列的比较器6U的非反相输入端IN2n_i (与FETftBllri和 FET#B2n_1的栅极连接)和第η列的比较器61η的非反相输入端ΙΝ2η (与FET#Bln和FET#B2n 的栅极连接)经由寄生电容C#Bln_i和C#B2n_i连接在一起。[0182]于是，例如，如果由于噪声等在第(n-Ι)列的比较器61^的反相输入端INllri中出现电压起伏，则该电压起伏经由寄生电容C#Aln_i和C#A2n_i影响与第(n-Ι)列相邻的第η列的比较器61η的反相输入端INln,其结果是，使第η列的比较器61η的输出(输出端OUTn的电压)起伏。[0183]类似地，例如，当由于噪声等在第(n-Ι)列的比较器61^的非反相输入端中出现电压起伏时，该电压起伏经由寄生电容CftBllri和C#B2n_i影响与第(n-1)列相邻的第η 列的比较器61η的非反相输入端ΙΝ2η，其结果是，使第η列的比较器61η的输出起伏。[0184]进一步，第η列的比较器61η的反相输入端爪1?或非反相输入端ΙΝ2η的电压起伏与第(n-Ι)列的比较器61n_i的反相输入端INllri或非反相输入端IN2n_i的电压起伏一起，经由第η列和第(n+1)列之间的寄生电容影响第(n+1)列的比较器61n+1的反相输入端ΙΝ1η+1 或非反相输入端IN2n+1。 [0185]因此，第(n-1)列的比较器6^的反相输入端INllri或非反相输入端的电压起伏影响与第(n-Ι)列相邻的第η列的比较器61η的反相输入端INln和非反相输入端 ΙΝ2η,以及经由第η列和第(n+1)列之间的寄生电容影响第(n+1)列的比较器61n+1的反相输入端ΙΝ1η+1或非反相输入端IN2n+1。[0186]在下文中，类似地，第(n-1)列的比较器61n_i的反相输入端INllri和非反相输入端 IN2n_!的电压起伏经由寄生电容以链式反应传播到其他列，使列并行AD转换单元22的串扰特性劣化。[0187]当任何第η列的FET#Aln、FET#A2n、FET#Bln和FET#B2n的排列模式和任何其他第 n'列的FET#A1/、FET#A2n'、FET#Bln'和FET#B2/的排列模式与如图8所图示相同时， 任何第η列的比较器61n的反相输入端INln或非反相输入端电压起伏都经由寄生电容传播到其他列，使列并行AD转换单元22的串扰特性劣化。[0188][改善串扰特性的FET#An和FET#Bn的排列][0189]图10是图示改善串扰特性的FET#An和FET#Bn的排列的第一示例的图。[0190]在图10中，与图8的情况一样，FETftA1^P FET#Bn被分别划分成作为两个第一分割 FET 的 FET#Aln 和 FET#A2n、和作为两个第二分割 FET 的 FET#Bln 和 FET#B2n。[0191]进一步，在图10 中，第(n-1)列的 FETttAllri' FET#A2n_1, FETttBllri 和 FET#B2n_1 和与第(n-Ι)列相邻的第η列(相邻列)的FET#Aln、FET#A2n、FET#Bln和FET#B2n被排列成使第(n-1)列的 FETttAln+ FET#A2n_1, FETttBllri 和 FETttBZlri 的排列模式和第 η 列的 FET#Aln、 FET#A2n、FET#Bln和FET#B2n的排列模式相互不同。[0192]换句话说，在图10中，第(n-Ι)列的第一分割FET (FETftAllri和FETftAZlri)和第二分割 FET (FETttBllri 和 FETttBZlri)和第 η 列的第一分割 FET (FETttAl1^P FET#A2n)和第二分割FET (FETSBln和FET#B2n)被排列成形成耦合在第(n_l)列的作为第一晶体管的FETftAlri 与与第(n-Ι)列相邻的第η列(相邻列)的作为第一晶体管的FET#An和作为第二晶体管的 FET#Bn的每一个之间的寄生电容，和形成耦合在第(n-1)列的作为第二晶体管的FETftBllri 与与第(n-Ι)列相邻的第η列的作为第一晶体管的FET#An和作为第二晶体管的FET#Bn的每一个之间的寄生电容。 [0193]更具体地说，在第(n-Ι)列和第η列中，第(n-1)列的FETttAllr1、FET#A2n_1、 FETttBllri 和 FETttBZlri 和第 η 列的 FET#Aln、FET#A2n、FET#Bln 和 FET#B2n 被排列成相互面对的第(n-Ι)列的第一分割FET和第η列的第一分割FET的第一数量numll、相互对应的第 (n-Ι)列的第二分割FET和第η列的第二分割FET的第二数量num22、相互面对的第(η_1) 列的第一分割FET和第η列的第二分割FET的第三数量numl2、和相互面对的第(η_1)列的第二分割FET和第η列的第一分割FET的第四数量num21都相等。[0194]这里，将FETftAlnYFETftAZnYFETftBllri和FET#B2n_i从底下开始按这个次序排列在第(n-Ι)中(这同样适用于…，第(n-5)列，第(n-3)列，第(n+1)列，第(n+3)列，…)为图10和图8所共有。[0195]但是，图10 与第 η 列中的 FETttAlpFETttAZpFETttBl1^P FET#B2n 按与第(n-Ι)列相同的次序FETftAlpFETftAZpFETftBl1^P FET#B2n排列的图8的不同之处在于，与第(n-Ι)列相邻的第 η 列中的 FET#Aln、FET#A2n、FET#Bln 和 FET#B2n 从底下开始按 FET#Aln、FET#Bln、 FET#A2n和FET#B2n的次序排列(这同样适用于…，第(n_4 )列，第(n_2 )列，第(n+2 )列，第 (n+4)列，...)。[0196]于是，在图10中，在相邻的第(n-Ι)和第η列中，第(η_1)列的FETttAllri和第η列的FET#Aln相互面对，以及第(n-Ι)列的FET#B2n_i和第η列的FET#B2n相互面对。进一步， 在相互面对的第(n-Ι)列的FETftAllri和第η列的FET#Aln之间形成寄生电容C#Aln_1;以及在相互面对的第(n-Ι)列的FET#B2n_i和第η列的FET#B2n之间形成寄生电容C#B2n_i。这一点与图8共有。[0197]进一步，在图10中，在相邻的第(n-Ι)和第η列中，第(n-Ι)列的FETttAZlri和第η 列的FET#Bln相互面对，以及第(n-Ι)列的FETftBllri和第η列的FET#A2n相互面对。进一步， 在相互面对的第(n-Ι)列的FET#A2n_i和第η列的FET#Bln之间形成寄生电容C#A2Bln_1;以及在相互面对的第(n-Ι)列的FETftBllri和第η列的FET#A2n之间形成寄生电容C#BlA2n_i。 这一点与图8不同。[0198]这里，在图10中，在第(n-Ι)和第η列中，相互面对的第(n-Ι)列的第一分割FET 和第η列的第一分割FET的第一数量numll只是1，即，一组第(n_l)的FETftAllri和第η列的 FET#Aln。[0199]进一步，相互对应的第(n-1)列的第二分割FET和第η列的第二分割FET的第二数量num22只是1，即，一组第(n-Ι)的FET#B2n_1和第η列的FET#B2n。[0200]进一步，相互面对的第(n-Ι)列的第一分割FET和第η列的第二分割FET的第三数量numl2只是1，即，第(n_l)的FET#A2n_1和第η列的FET#Bln,以及相互面对的第(n_l)列的第二分割FET和第η列的第一分割FET的第四数量num21只是1，即，第(n_l)的FETftBllri 和第η列的FET#A2n。[0201]于是,第一数量numll、第二数量num22、第三数量numl2、和第四数量num21都是I，是相等的。[0202]进一步，寄生电容CttAln+ C#A2Bln_1, CttBlAZlr1、和由于与参考图8所述的寄生电容C#AIlr1、C#A2n_1、C#B2n_i相同的原因而具有(基本)相同的数值。[0203]图11和12是图示如图10所图示形成了寄生电容、彼此相邻的第(n-Ι)列的比较器61^的差分对和第η列的比较器61η的差分对的电路图。[0204]进一步，图11是图示使用通过划分FET#An和FET#Bn获得的FET#Aln、FET#A2n、 FET#Bln和FET#B2n构成比较器61n的差分对的FET#An和FET#Bn的电路图，而图12是图示没有划分FETftA1^P FET#Bn地按原样构成比较器6 In的差分对的FET#An和FET#Bn的电路图。 于是，图11和12是基本相同的电路图。[0205]如图11和12所图示，彼此相邻的第(n-Ι)列的比较器61^的反相输入端INllri (与FETftAlri (FETftAllri和FET#A2n_i)的栅极连接)和第η列的比较器61η的反相输入端INln (与FET#An (FET#Aln和FET#A2n)的栅极连接)经由寄生电容CftAllri连接在一起。这一点与图9的情况共有。[0206]进一步，彼此相邻的第(n-Ι)列的比较器6Ilri的非反相输入端IN2n_i (与FETftBlri (FETftBllri和FET#B2n_i)的栅极连接)和第η列的比较器61η的非反相输入端ΙΝ2η(与FET#Bn (FETftBl1^P FET#B2n)的栅极连接)经由寄生电容连接在一起。这一点也与图9的情况共有。[0207]但是，在图11和12中，彼此相邻的第(n-Ι)列的比较器61^的反相输入端INllri (与FETftAlri的栅极连接)和第η列的比较器61η的非反相输入端ΙΝ2η (与FET#Bn的栅极连接)经由寄生电容C#A2Bln_i连接在一起。[0208]进一步，第(n-Ι)列的比较器6U的非反相输入端(与FETftBlri的栅极连接) 和第η列的比较器61η的反相输入端INln (与FETMn的栅极连接)经由寄生电容C#BlA2n_i 连接在一起。[0209]于是，例如，当在第(n-Ι)列的比较器6L的反相输入端INllri中出现由噪声等引起的电压起伏时，该电压起伏经由寄生电容CftAllri影响与第(n-Ι)列相邻的第η列的比较器61η的反相输入端ΙΝ1η。这与图9的情况相同。[0210]但是，在图11和12中，当在第(n-Ι)列的比较器6L的反相输入端INllri中出现由噪声等引起的电压起伏时，该电压起伏经由寄生电容C#A2Bln_i影响与第(n-Ι)列相邻的第η列的比较器61η的非反相输入端ΙΝ2η。[0211]如参考图10所述，寄生电容CttAllri和CttAZBllri具有相同值，因此，出现在第(n-1) 列的比较器6U的反相输入端INV1中的电压起伏经由寄生电容CftAllri影响与第(n-1)列相邻的第η列的比较器61n的反相输入端INln的程度和该电压起伏经由寄生电容C#A2Bln_i 影响比较器61n的非反相输入端IN2n的程度相同。[0212]换句话说，当在第(n-Ι)列的比较器6U的反相输入端INllri中出现电压起伏时， 经由寄生电容CftAllri出现在第η列的比较器61η的反相输入端INln中的电压起伏和伏经由寄生电容C#A2Bln_i出现在第η列的比较器61η的非反相输入端ΙΝ2η中的电压起伏具有相同程度。[0213]在第η列的比较器61η中与反相输入端INln和非反相输入端ΙΝ2η连接的差分对 (FETftA1^P FET#Bn)中，由于出现在反相输入端非反相输入端1吧?两者中的相同程度的电压起伏是同相信号，所以电压起伏相消(抵消)，不影响第η列的比较器61n的输出(输出端OUTn的电压)。[0214]进一步，例如，当在第(n-Ι)列的比较器6U的非反相输入端中出现由噪声等引起的电压起伏时，该电压起伏经由寄生电容C#B2n_i影响与第(n-1)列相邻的第η列的比较器61η的非反相输入端ΙΝ2η，并经由寄生电容C#BlA2n_i影响与第(n_l)列相邻的第η 列的比较器61η的反相输入端INln,在第η列的比较器61η的反相输入端INln和非反相输入端ΙΝ2η中出现相同程度的电压起伏。[0215]在第η列的比较器61η中与反相输入端INln和非反相输入端ΙΝ2η连接的差分对中，由于出现在反相输入端INl1^P非反相输入端1吧?两者中的相同程度的电压起伏是同相信号，所以电压起伏相消，不影响第η列的比较器61η的输出。[0216]进一步，第η列的比较器61η的反相输入端爪1?或非反相输入端ΙΝ2η的电压起伏经由第η列与第(n+1)列之间的寄生电容影响第(n+1)列的比较器61η+1的反相输入端ΙΝ1η+1 或非反相输入端ΙΝ2η+1，但在第(n+1)列的比较器61n+1的差分对中，与上述一样，电压起伏相消，不影响第(n+1)列的比较器61n+1的输出。
[0217]于是，第(n-Ι)列的比较器61^的反相输入端INllri或非反相输入端的电压起伏不影响与第(n-Ι)列相邻的第η列的比较器61η的输出，也不经由第η列与第(n+1) 列之间的寄生电容影响第(n+1)列的比较器61n+1的输出。[0218]由于如上所述第(n-Ι)列的比较器61n_i的反相输入端INllri或非反相输入端 IN2n_i的电压起伏不经由寄生电容影响另一个列的比较器61/的输出，所以改善了列并行 AD转换单元22的串扰特性。[0219]换句话说，通过将第(n-Ι)列的FETttAln+ FET#A2n_1, FETttBllri 和 FETttBZlri 和第 η 列的 FET#Aln、FET#A2n、FETttBl1^P FET#B2n 排列成使第(n_l)列的 FETttAln^ FET#A2n_1, FETftBllri和FET#B2n_i的排列模式和与第(n_l)相邻的第η列(相邻列)的FET#Aln、FET#A2n、 FETftBl1^P FET#B2n的排列模式相互不同，可以分散在第(n_l)和第η列之间形成的寄生电容，以便在比较器61η的差分对中消除串扰，其结果是，可以尤其没有副作用地改善串扰特性。[0220]图13是图示改善串扰特性的FET#An和FET#Bn的排列的第二示例的图。[0221]进一步，在图13中省略了第η列与第(n+1)列之间的寄生电容(指示它的电容器) 的图示(这同样适用于下面的图)。[0222]在图13中，与图和10的情况一样，FET#An和FET#Bn被分别划分成作为两个第一分割FET的FET#Aln和FET#A2n、和作为两个第二分割FET的FET#Bln和FET#B2n。[0223]在图13 中，将 FETttAllr1、FET#A2n_1, FETttBllri 和 FETttBZlri 从底下开始按这个次序排列在第(n-Ι)中(这同样适用于...，第(n-5)列，第(n-3)列，第(n+1)列，第(n+3) 列，…)。[0224]进一步，在图13 中，将 FET#Aln、FET#A2n、FET#Bln 和 FET#B2n 从底下开始按FETttAlpFETttBZpFETttBl1^P FET#A2n 的次序排列(这同样适用于...，第(n-4)列，第(n_2) 列，第(n+2)列，第(n+4)列，...)。[0225]于是，即使在图13中，也与图10的情况一样，第(n-Ι)列的第一分割FET(FET#Aln_i 和 FETttAZlri)和第二分割 FET (FETttBllri 和 FETttBZlri)和第 η 列的第一分割 FET (FETSAln 和FET#A2n)和第二分割FET (FETSBln和FET#B2n)被排列成形成耦合在第(n_l)列的作为第一晶体管的FET#An_i与与第(n-Ι)列相邻的第η列(相邻列)的作为第一晶体管的FET#An 和作为第二晶体管的FET#Bn的每一个之间的寄生电容，和形成耦合在第(n-1)列的作为第二晶体管的FETttBllri与与第(n-Ι)列相邻的第η列的作为第一晶体管的FET#An和作为第二晶体管的FET#Bn的每一个之间的寄生电容。[0226]进一步，在图13中，与图10的情况一样，在第(n-Ι)列和第η列中，第(η_1)列的 FETttAllri' FET#A2n_1, FETttBllri 和 FET#B2n_!和第 η 列的 FET#Aln、FET#A2n、FET#Bln 和 FET#B2n被排列成相互面对的第 (n-1)列的第一分割FET和第η列的第一分割FET的第一数量numll、相互对应的第(n-Ι)列的第二分割FET和第η列的第二分割FET的第二数量 num22、相互面对的第(n_l)列的第一分割FET和第η列的第二分割FET的第三数量numl2、 和相互面对的第(n-1)列的第二分割FET和第η列的第一分割FET的第四数量num21都相坐寸ο[0227]换句话说，在图13中，在相邻的第(n-Ι)和第η列中，第(n-Ι)列的FETttAllri和第 η列的FET#Aln相互面对，以及第(n-Ι)列的FETttBllri和第η列的FET#Bln相互面对。进一步，在相互面对的第(n-Ι)列的FET#Aln_i和第η列的FET#Aln之间形成寄生电容C#Aln_1;以及在相互面对的第(n-Ι)列的FETftBllri和第η列的FET#Bln之间形成寄生电容C#B2n_i。[0228]进一步，在图13中，在相邻的第(n-Ι)和第η列中，第(n-Ι)列的FETttAZlri和第η 列的FET#B2n相互面对，以及第(n-Ι)列的FET#B2n_i和第η列的FET#A2n相互面对。进一步， 在相互面对的第(n-Ι)列的FET#A2n_i和第η列的FET#B2n之间形成寄生电容C#A2B2n_1;以及在相互面对的第(n-Ι)列的FET#B2n_i和第η列的FET#A2n之间形成寄生电容C#B2A2n_i。[0229]于是，在图13中，在第(n-Ι)和第η列中，相互面对的第(n-Ι)列的第一分割FET 和第η列的第一分割FET的第一数量numll只是1，即，一组第(n_l)的FETftAllri和第η列的 FET#Aln。[0230]进一步，相互对应的第(n-1)列的第二分割FET和第η列的第二分割FET的第二数量num22只是1，即，一组第(n-Ι)的FETttBllri和第η列的FET#Bln。[0231]进一步，相互面对的第(n-Ι)列的第一分割FET和第η列的第二分割FET的第三数量numl2只是1，即，一组第U-1M^FETftAZlri和第η列的FET#B2n，以及相互面对的第(n_l) 列的第二分割FET和第η列的第一分割FET的第四数量num21只是1，即，一组第(n_l)的 FET#B2n_1 和第 η 列的 FET#A2n。[0232]于是,第一数量numll、第二数量num22、第三数量numl2、和第四数量num21都是I，是相等的。[0233]进一步，寄生电容CttAllr1、和CttBllri由于与参考图8或10所述的相同的原因而具有(基本)相同的数值。[0234]图14是图示如图13所图示形成了寄生电容、彼此相邻的第(n-Ι)列的比较器6L 的差分对和第η列的比较器61η的差分对的电路图。[0235]进一步，图14是图示与图12 —样没有划分FETftA1^P FET#Bn地按原样构成比较器 61n的差分对的FET#An和FET#Bn的电路图。[0236]如图14所图示，彼此相邻的第(n-Ι)列的比较器Sllri的反相输入端INllri (与 FETftAlri的栅极连接)和第η列的比较器61η的反相输入端INln (与FETMn的栅极连接)经由寄生电容CftAllri连接在一起。[0237]进一步，彼此相邻的第(n-Ι)列的比较器6Ilri的非反相输入端IN2n_i (与FETftBlri 的栅极连接)和第η列的比较器61η的非反相输入端ΙΝ2η (与FET#Bn的栅极连接)经由寄生电容CftBllri连接在一起。[0238]进一步，彼此相邻的第(n-Ι)列的比较器6L的反相输入端INllri (与FETttAlri的栅极连接)和第η列的比较器61η的非反相输入端ΙΝ2η (与FET#Bn的栅极连接)经由寄生电容C#A2B2n_i连接在一起。[0239]进一步，彼此相邻的第(n-Ι)列的比较器6Ilri的非反相输入端IN2n_i (与FETftBlri 的栅极连接)和第η列的比较器61η的反相输入端INln (与FETMn的栅极连接)经由寄生电容连接在一起。[0240]于是，例如，当在第(n-Ι)列的比较器6L的反相输入端INllri中出现由噪声等引起的电压起伏时，该电压起伏经由寄生电容CftAllri影响与第(n-Ι)列相邻的第η列的比较器61η的反相输入端INln,并经由经由寄生电容C#A2B2n_i影响比较器61n的非反相输入端 IN2n，在第η列的比较器61η的反相输入端爪^和非反相输入端ΙΝ2η中出现相同程度的电压起伏。[0241]在第η列的比较器61η中与反相输入端INln和非反相输入端ΙΝ2η连接的差分对中，由于出现在反相输入端INl1^P非反相输入端1吧?两者中的相同程度的电压起伏是同相信号，所以电压起伏相消，不影响第η列的比较器61η的输出。[0242]进一步，例如，当在第(n-Ι)列的比较器6U的非反相输入端中出现由噪声等引起的电压起伏时，该电压起伏经由寄生电容CftBllri影响与第(n-1)列相邻的第η列的比较器61η的非反相输入端ΙΝ2η，并经由寄生电容C#B2A2n_i影响比较器61n的反相输入端 INln，在第η列的比较器61η的反相输入端爪^和非反相输入端ΙΝ2η中出现相同程度的电压起伏。[0243]在第η列的比较器61η中与反相输入端INln和非反相输入端ΙΝ2η连接的差分对中，由于出现在反相输入端INl1^P非反相输入端1吧?两者中的相同程度的电压起伏是同相信号，所以电压起伏相消，不影响第η列的比较器61η的输出。[0244]如上所述，第(n-Ι)列的比较器61n_i的反相输入端INllri或非反相输入端IN2n_i的电压起伏不经由寄生电容影响相邻列的比较器61n(和其他列的比较器61n')的输出。于是， 在相邻的第(n-Ι)和第 η 列中，当第(n-Ι)列的 FETttAllr1、FETttAZlr1、FETttBllri 和 FETttBSlri 和第η列的FETttAlpFETttAZpFETttBl1^P FET#B2n以如图13所图示的不同排列模式排列时， 与图10的情况一样，可以改善列并行AD转换单元22的串扰特性。[0245]图15是图示改善串扰特性的FET#An和FET#Bn的排列的第三示例的图。[0246]在图15中，FET#An和FET#Bn被分别划分成具有相同尺寸、作为四个第一分割FET 的 FET#Aln、FET#A2n、FET#A3n 和 FET#A4n、和作为四个`第二分割 FET 的 FET#Bln、FET#B2n、 FET#B3n 和 FET#B4n。[0247]进一步，在图15 中，在第(n-Ι)列中，将 FETttAllr1-FETttAAlri 和 FETttBllr1-FETttBdlri 从底下开始按 FET#Aln_1、FET#A2n_1、FET#A3n_1、FETSAV1, FETSBln^1, FET#B2n_1, FETSBSn1 和 FETSBV1的次序排列(这同样适用于...，第(n-5)列，第(n_3)列，第(n+1)列，第(n+3) 列，…)。[0248]进一步，在图15中，在与第(n-Ι)列相邻的第η列中，将FET#Aln-FET#A4n和 FET#Bln-FET#B4n 从底下开始按 FET#Aln、FET#A2n、FET#Bln、FET#B2n、FET#A3n、FET#A4n、 FET#B3n和FET#B4n的次序排列(这同样适用于…，第(n_4 )列，第(n_2 )列，第(n+2 )列，第 (n+4)列，...)。[0249]于是，即使在图15中，也与图10和13—样，任何第(η-1)列的FETftAllr1-FETftAV1 和FETftBllr1-FETftBV1的排列模式(在列方向并排排列的FETftAllr1-FETftAV1和 FETSBln^1-FETSBV1的排列次序)和与第(η_1)列相邻的第η列(相邻列)的FET#Aln-FET#A4n 和FET#Bln-FET#B4n的排列模式相互不同。[0250]在图15中，与图10或13的情况一样，第(n_l)列中作为第一分割FET的 FETSAln^1-FETSAV1和作为第二分割FET的FETftBllr1-FETftBAlri和第η列中作为第一分割 FET的FETftAln-FETftAA1^P作为第二分割FET的FET#Bln_FET#B4n被排列成形成耦合在第 (n -Ι)列中的作为第一晶体管的FETttAlri与与第(n-Ι)列相邻的第η列中的作为第一晶体管的FET#An和作为第二晶体管的FET#Bn的每一个之间的寄生电容，和形成耦合在第(n_l)列中的作为第二晶体管的FET#Bln_i与与第(n-Ι)列相邻的第η列的作为第一晶体管的FET#An 和作为第二晶体管的FET#Bn的每一个之间的寄生电容。[0251]进一步，在图15中，与图10或13的情况一样，在第(n_l)列和第η列中，第 (n-Ι)列的 FETttAllr1-FETttAAlri 和 FETttBllr1-FETttBAlri 和第 η 列的 FET#Aln_FET#A4n 和 FET#Bln-FET#B4n被排列成相互面对的第(n_l)列的第一分割FET和第η列的第一分割FET 的第一数量numll、相互面对的第(n-Ι)列的第二分割FET和第η列的第二分割FET的第二数量num22、相互面对的第(n-Ι)列的第一分割FET和第η列的第二分割FET的第三数量 numl2、和相互面对的第(n-Ι)列的第二分割FET和第η列的第一分割FET的第四数量num21 都相等。[0252]换句话说，在图15中，在相邻的第(n-Ι)和第η列中，第(n-Ι)列的FETftAllri和第 η列的FET#Aln相互面对，以及第(n-Ι)列的FET#A2n_i和第η列的FET#A2n相互面对。进一步，在相互面对的第(n-Ι)列的FET#Aln_i和第η列的FET#Aln之间形成寄生电容C#Aln_1;以及在相互面对的第(n-Ι)列的FET#A2n_i和第η列的FET#A2n之间形成寄生电容C#A2n_i。[0253]进一步，在图15中，在相邻的第(n-Ι)和第η列中，第(n-Ι)列的FETttASlri和第η 列的FET#Bln相互面对，以及第(n-Ι)列的FET#A4n_i和第η列的FET#B2n相互面对。进一步， 在相互面对的第(n-Ι)列的FET#A3n_i和第η列的FET#Bln之间形成寄生电容C#A3Bln_1;以及在相互面对的第(n-Ι)列的FET#A4n_i和第η列的FET#B2n之间形成寄生电容C#A4B2n_i。[0254]进一步，在图15中，在相邻的第(n-Ι)和第η列中，第(n-Ι)列的FETttBllri和第η 列的FET#A3n相互面对，以及第(n-Ι)列的FET#B2n_i和第η列的FET#A4n相互面对。进一步， 在相互面对的第(n-Ι)列的FETftBllri和第η列的FET#A3n之间形成寄生电容C#BlA3n_1;以及在相互面对的第(n-Ι)列的FET#B2n_i和第η列的FET#A4n之间形成寄生电容C#B2A4n_lt)[0255]进一步，在图15中，在相邻的第(n-Ι)和第η列中，第(n-Ι)列的FETSB3M和第η列的FET#B3n相互面对，以及第(n-Ι)列的FETttBAlri和第η列的FET#B4n相互面对。进一步，在相互面对的第(n-Ι)列的FET#B3n_i和第η列的FET#B3n之间形成寄生电容C#B3n_1;以及在相互面对的第(n-Ι)列的FET#B4n_i和第η列的FET#B4n之间形成寄生电容C#B4n_lt)[0256]于是，在图15中，在第(n-Ι)和第η列中，相互面对的第(n-Ι)列的第一分割FET 和第η列的第一分割FET的第一数量numll是2:一组第(n_l)的FETSAllri和第η列的 FET#Aln、和一组第(n-Ι)的 FETttAZlri 和第 η 列的 FET#A2n。[0257]进一步，相互对应的第(n-Ι)列的第二分割FET和第η列的第二分割FET的第二数量 num22 是 2:—组第(n_l)的 FETttBSlri 和第 η 列的 FET#B3n、和一组第(n_l)的 FETttBV1 和第η列的FET#B4n。[0258]进一步，相互面对的第(n-Ι)列的第一分割FET和第η列的第二分割FET的第三数量 numl2 是 2:—组第(n_l)的 FETttASlri 和第 η 列的 FET#Bln、和一组第(n_l)的 FETttAdlri 和第η列的FET#B2n，以及相互面对的第(n_l)列的第二分割FET和第η列的第一分割FET 的第四数量num21是2:—组第(n-Ι)的FETftBllri和第η列的FET#A3n、和一组第(n_l)的 FET#B2n_!和第 η 列的 FET#A4n。[0259]于是,第一数量numll、第二数量num22、第三数量numl2、和第四数量num21都相等，是2。[0260]进一步，寄生电容CttAlm C#A2n_!, CSASBln^1, C#A4B2n_!, CSBlASn^1, C#B2A4n_1、 C#B3n_i和C#B4n_i由于与如图8或10所图示相同的原因而具有(基本)相同的数值。[0261]图16是图示彼此相邻、和如图15所图示形成了寄生电容的第(n-Ι)列的比较器 61n_!的差分对和第η列的比较器61η的差分对的电路图。[0262]进一步，图16是图示与图12 —样没有划分FETftA1^P FET#Bn地按原样构成比较器 61n的差分对的FET#An和FET#Bn的电路图。[0263]如图16所图示，彼此相邻的第(n-Ι)列的比较器61^的反相输入端INllri和第η 列的比较器61η的反相输入端INln通过寄生电容CftAllri和C#A2n_i的每一个耦合在一起。[0264]进一步，彼此相邻的第(n-Ι)列的比较器61n_i的非反相输入端和第η列的比较器61η的非反相输入端ΙΝ2η通过寄生电容C#B3n_i和C#B4n_i的每一个耦合在一起。[0265]更进一步，彼此相邻的第(n-Ι)列的比较器61n_i的反相输入端INllri和第η列的比较器61?的非反相输入端ΙΝ2η通过寄生电容C#A3Bln_i和C#A4B2n_i的每一个耦合在一起。[0266]进一步，彼此相邻的第(n-Ι)列的比较器61n_i的非反相输入端和第η列的比较器61η的反相输入端INln通过寄生电容C#B2A4n_i和C#BlA3n_i的每一个耦合在一起。[0267]于是，例如，当在第(n-Ι)列的比较器6L的反相输入端INllri中出现由噪声等引起的电压起伏时，该电压起伏经由寄生电容CftAllri和C#A2n_i的每一个影响与第(n-1)列相邻的第η列的比较器6 In的反相输入端INln,并经由经由寄生电容C#A3Bln_i和C#A4B2n_i的每一个影响与第(n-Ι)列相邻的第η列的比较器61η的非反相输入端ΙΝ2η，在第η列的比较器61η的反相输入端INln和非反相输入端1吧?中出现相同程度的电压起伏。[0268]进一步，例如，当在第(n-Ι)列的比较器6U的非反相输入端中出现由噪声等引起的电压起伏时，该电压起伏经由寄生电容C#B3n_i和C#B4n_i的每一个影响与第(η-1) 列相邻的第η列的比较器61η的非反相输入端ΙΝ2η，并经由寄生电容C#B2A4n_i和C#BlA3n_i 的每一个影响与第(n-Ι)列相邻的第η列的比较器61η的反相输入端INln，在第η列的比较器61n的反相输入端INln和非反相输入端1吧?中出现相同程度的电压起伏。[0269]在第η列的比较器61η中，由于在与反相输入端INljP非反相输入端ΙΝ2η连接的差分对中，出现在反相输入端INl1^P非反相输入端ΙΝ2η两者中的相同程度的电压起伏是同相信号，所以电压起伏相消，不影响第η列的比较器61η的输出。[0270]如上所述，第(n-Ι)列的比较器6U的反相输入端INllri或非反相输入端IN2n_i 的电压起伏不经由寄生电容影响相邻第η列的比较器61n (和其他列的比较器61n') 的输出。于是，在相邻的第(n-Ι)和第η列中，当第(n-Ι)列的FETftAllr1-FETftAV1和 FETSBln^1-FETSBV1 和第 η 列的 FETttAln-FETttAA1^P FET#Bln_FET#B4n 以图示在图 15 中的不同排列模式排列时，与图10的情况一样，可以改善列并行AD转换单元22的串扰特性。[0271]这里，在相邻的第(n-Ι)和第η列中，如图10到16所图示，第(η_1)列的第一分割 FET和第二分割FET和第η列的第一分割FET和第二分割FET被排列成相互面对的第(η_1) 列的第一分割FET和第η列的第一分割FET的第一数量numll、相互对应的第(n_l)列的第二分割FET和第η列的第二分割FET的第二数量num22、相互面对的第(n_l)列的第一分割 FET和第η列的第二分割FET的第三数量numl2、和相互面对的第(n_l)列的第二分割FET 和第η列的第一分割FET的第四数量num21都相等，于是，例如，即使在第(n_l)列的比较器 61^的反相输入端INllri和非反相输入端IN2n_i中出现电压起伏，这个电压起伏也经由多个相同寄生电容的每一个在与第(n-Ι)列相邻的第η列中的比较器61η的反相输入端INln 和非反相输入端ΙΝ2η两者中引起相同程度的电压起伏。
[0272]进一步，在第η列的比较器61η的差分对中，出现在反相输入端INln和非反相输入端ΙΝ2η两者中的相同程度的电压起伏是相消的，其结果是，出现在第(n-Ι)列的比较器6U 的反相输入端INllri和非反相输入端IN2n_i中的电压起伏不影响第η列的比较器61η的输出，从而改善列并行AD转换单元22的串扰特性。[0273]如上所述，有必要使排列在相邻第(n-Ι)和第η列中的第一分割FET和第二分割 FET的第一数量numll到第四数量num21匹配(相等)，以便对于出现在第(n_l)列的比较器 61^的反相输入端INllri和非反相输入端IN2n_i中的电压起伏，使出现在与第(n-1)列相邻的第η列的比较器61η的反相输入端INln和非反相输入端ΙΝ2η两者中的相同程度的电压起伏相消。[0274]进一步，有必要将构成差分对的FET#An和FET#Bn的每一个划分成(相同)偶数个。 以便使第一数量numll到第四数量num21匹配。[0275]但是，与以与如图8所图示相同的排列模式执行排列的情况相比，即使将构成差分对的FETftA1^P FET#Bn的每一个划分成奇数个，也可以通过以不同排列模式排列构成第 (n-Ι)列中的差分对、FETftAlri所划分的第一分割FET和FETftBlri所划分的第二分割FETjP 构成与第(n-Ι)列相邻的第η列中的差分对、FET#An所划分的第一分割FET和FET#Bln所划分的第二分割FET,以便如果有可能,使第一数量numll到第四数量num21匹配来改善列并行AD转换单元的串扰特性。[0276]图17是图示改善串扰特性的FET#An和FET#Bn的排列的第四示例的图。[0277]在图17中，FETftA1^P FET#Bn被分别划分成具有相同尺寸、作为奇数个，即，三个第一分割FET的FET#Aln、FET#A2dPFET#A3n、和具有相同尺寸、作为奇数个，即，三个第二分割 FET 的 FET#Bln、FET#B2n 和 FET#B3n。[0278]进一步，在图17 中，将 FETttAllr1-FETttASlri 和 FETttBllr1-FETttBSlri 从底下开始按 FETSAln^1, FET#A2n_1, FETSASn^1, FETSBln^1, FET#B2n_1 和 FETttBSlri 的次序排列在第(n_l)列中(这同样适用于...，第(n-5)列，第(n-3)列，第(n+1)列，第(n+3)列，...)。[0279]进一步，在图17 中，将 FET#Aln-FET#A3n 和 FET#Bln_FET#B3n 从底下开始按 FET#Aln、FET#A2n、FET#Bln、FET#A3n、FET#B2n 和 FET#B3n 的次序排列在与第(n_l)列相邻的第η列中(这同样适用于...，第(n-4)列，第(n-2)列，第(n+2)列，第(n+4)列，...)。[0280]于是，在图17中，与图10，13或15—样，任何第(n_l)列的FETttAllr1-FETttASlri 和FETSBl^-FETSBS^!的排列模式不同于与第(n-Ι)列相邻的第η列(相邻列)的 FET#Aln-FET#A3n 和 FET#Bln_FET#B3n 的排列模式。[0281]进一步，在图17中，与图10，13或15的情况一样，第(n_l)列的作为第一分割FET 的FETftAllr1-FETftASlri和作为第二分割FET的FETftBllr1-FETftBSlri和第η列的作为第一分割FET的FETftAln-FETftAS1^P作为第二分割FET的FET#Bln-FET#B3n被排列成形成耦合在第 (n-Ι)列的作为第一晶体管的FETttAlri与与第(n-Ι)列相邻的第η列的作为第一晶体管的 FET#An和作为第二晶体管的FET#Bn的每一个之间的寄生电容，和形成耦合在第(n_l)列的作为第二晶体管的FET#Bln_i与与第(n-Ι)列相邻的第η列(相邻列)的作为第一晶体管的 FET#An和作为第二晶体管的FET#Bn的每一个之间的寄生电容。[0282]然而，在图17中，由于FETftA1^PFETftBn的每一个被划分成奇数个，即，三个，所以相互面对的第(n-Ι)列的第一分割FET和第η列的第一分割FET的第一数量numll、相互面对的第(n-Ι)列的第二分割FET和第η列的第二分割FET的第二数量num22、相互面对的第 (n-Ι)列的第一分割FET和第η列的第二分割FET的第三数量numl2、和相互面对的第(n-1) 列的第二分割FET和第η列的第一分割FET的第四数量num21在第(n_l)列和第η列中不完全匹配。于是，在图17中，将第(n-Ι)列的FETttAllr1-FETttASlri和FETttBllr1-FETttBSlri和第η列的FET#Aln-FET#A3n和FET#Bln_FET#B3n排列成如果有可能，使第一数量numll、第二数量num22、第三数量numl2和第四数量num21匹配。[0283]换句话说，在图17中，在相邻的第(n-Ι)和第η列中，第(n-Ι)列的FETftAllri和第 η列的FET#Aln相互面对，以及第(n-Ι)列的FET#A2n_i和第η列的FET#A2n相互面对。进一步，在相互面对的第(n-Ι)列的FET#Aln_i和第η列的FET#Aln之间形成寄生电容C#Aln_1;以及在相互面对的第(n-Ι)列的FET#A2n_i和第η列的FET#A2n之间形成寄生电容C#A2n_i。[0284]进一步，在图17中， 在相邻的第(n-Ι)和第η列中，第(n-Ι)列的FET#A3n_i和第η 列的FET#Bln相互面对，以及第(n-Ι)列的FETftBllri和第η列的FET#A3n相互面对。进一步， 在相互面对的第(n-Ι)列的FET#A3n_i和第η列的FET#Bln之间形成寄生电容C#A3Bln_1;以及在相互面对的第(n-Ι)列的FETftBllri和第η列的FET#A3n之间形成寄生电容C#BlA3n_i。[0285]进一步，在图17中，在相邻的第(n-Ι)和第η列中，第(n-Ι)列的FETSB2M和第η 列的FET#B2n相互面对，以及第(n-Ι)列的FET#B3n_i和第η列的FET#B3n相互面对。进一步，在相互面对的第(n-Ι)列的FET#B2n_i和第η列的FET#B2n之间形成寄生电容C#B2n_1;以及在相互面对的第(n-Ι)列的FET#B3n_i和第η列的FET#B3n之间形成寄生电容C#B3n_i。[0286]于是，在图17中，在第(n-Ι)和第η列中，相互面对的第(n-Ι)列的第一分割FET 和第η列的第一分割FET的第一数量numll是2:一组第(n_l)的FETSAllri和第η列的 FET#Aln、和一组第(n-Ι)的 FETttAZlri 和第 η 列的 FET#A2n。[0287]进一步，相互对应的第(n-Ι)列的第二分割FET和第η列的第二分割FET的第二数量 num22 是 2:—组第(n_l)的 FETttBZlri 和第 η 列的 FET#B2n、和一组第(n_l)的 FETttBSlri 和第η列的FET#B3n。[0288]进一步，相互面对的第(n-Ι)列的第一分割FET和第η列的第二分割FET的第三数量numl2是I，即，一组第(n_l)的FETSASn^1和第η列的FET#Bln,以及相互面对的第(n_l) 列的第二分割FET和第η列的第一分割FET的第四数量num21是1，即，一组第(n_l)的 FETttBllri 和第 η 列的 FET#A3n。[0289]于是,第一数量numl 1、第二数量num22、第三数量numl2、和第四数量num21具有至多I的差异，并且如果有可能，具有匹配值。[0290]进一步，寄生电容CttAllriXttAZlri和由于与如参考图8或10所述相同的原因而具有(基本)相同的数值。[0291]图18是图示彼此相邻、如图17所图示形成了寄生电容的第(n-Ι)列的比较器61^ 的差分对和第η列的比较器61η的差分对的电路图。[0292]进一步，图18是图示与图12或16 —样没有划分FET#An和FET#Bn地按原样构成比较器61n的差分对的FET#An和FET#Bn的电路图。[0293]如图18所图示，彼此相邻的第(n-Ι)列的比较器61^的反相输入端INllri和第η 列的比较器61η的反相输入端INln通过相应寄生电容CftAllri和C#A2n_i耦合在一起。[0294]进一步，彼此相邻的第(n-Ι)列的比较器61n_i的非反相输入端和第η列的比较器61η的非反相输入端ΙΝ2η通过相应寄生电容C#B2n_i和C#B3n_i耦合在一起。[0295]进一步，彼此相邻的第(n-Ι)列的比较器61n_i的反相输入端INllri和第η列的比较器61η的非反相输入端ΙΝ2η通过寄生电容C#A3Bln_i耦合在一起。[0296]进一步，彼此相邻的第(n-Ι)列的比较器61n_i的非反相输入端和第η列的比较器61η的反相输入端INln通过寄生电容C#BlA3n_i耦合在一起。[0297]于是，例如，当在第(n-Ι)列的比较器6L的反相输入端INllri中出现由噪声等引起的电压起伏时，该电压起伏经由相应两个寄生电容CftAllri和C#A2n_i影响与第(n-Ι)列相邻的第η列的比较器61n的反相输入端INln，并经由一个寄生电容C#A3Bln_i影响与第(n-1) 列相邻的第η列的比较器61η的非反相输入端ΙΝ2η，在第η列的比较器61η的反相输入端 INln和非反相输入端ΙΝ2η中出现电压起伏。[0298]出现电压起伏的程度在经由两个寄生电容CttAllri和CM2H的每一个受反相输入端INllri的电压起伏影响的反相输入端INln与经由一个寄生电容C#A3Bln_i受反相输入端 INllri的电压起伏影响的非反相输入端IN2n之间是不同的，但不过，在第η列的比较器61n 的差分对中，出现在反相输入端INln和非反相输入端IN2n之一中的电压起伏的一部分(同相成分)被出现在另一个中的电压起伏抵消。[0299]进一步，例如，当在第(n`-Ι)列的比较器6U的非反相输入端中出现由噪声等引起的电压起伏时，该电压起伏经由相应两个寄生电容C#B2n_i和C#B3n_i影响与第(n-1) 列相邻的第η列的比较器61η的非反相输入端ΙΝ2η，并经由一个寄生电容C#BlA3n_i影响与第(n-Ι)列相邻的第η列的比较器61η的反相输入端INln,在第η列的比较器61η的反相输入端INln和非反相输入端ΙΝ2η中出现电压起伏。[0300]出现电压起伏的程度在经由两个寄生电容和的每一个受非反相输入端IN2n_i的电压起伏影响的非反相输入端IN2n与经由一个寄生电容C#BlA3n_i受非反相输入端IN2n_i的电压起伏影响的反相输入端INln之间是不同的，但不过，在第η列的比较器 61η的差分对中，出现在反相输入端INln和非反相输入端ΙΝ2η之一中的电压起伏的一部分被出现在另一个中的电压起伏抵消。[0301]如上所述，当构成差分对的FET#An和FET#Bn的每一个被划分成奇数个时，与第 (n-Ι)列相邻的第η列的差分对的反相输入端INln和非反相输入端ΙΝ2η中由第(η_1)列的差分对的反相输入端INllri和非反相输入端IN2n_i的电压起伏经由寄生电容引起的电压起伏的程度是不同的，但不过，在第η列的比较器61η的差分对中，出现在反相输入端爪込和非反相输入端ΙΝ2η之一中的电压起伏的一部分被出现在另一个中的电压起伏抵消。[0302]于是，与以与如图8所图示相同的排列模式执行排列的情况相比，即使将构成差分对的FETftA1^P FET#Bn的每一个划分成奇数个，也可以通过以不同排列模式排列构成第 (n-Ι)列中的差分对、FETftAlri所划分的第一分割FET和FETftBlri所划分的第二分割FETjP 构成与第(n-Ι)列相邻的第η列中的差分对、FET#An所划分的第一分割FET和FET#Bln所划分的第二分割FET,以便如果有可能,使第一数量numll到第四数量num21匹配来改善列并行AD转换单元的串扰特性。 [0303][使图像传感器4形成半导体芯片时的配置示例][0304]图19是图示使图2的图像传感器2形成半导体芯片时的配置示例的概况图。[0305]换句话说，图19A是图示使用一个裸芯片构成图像传感器2时的配置示例的平面图，而图19B是图示使用垂直堆叠的两个裸芯片构成图像传感器2时的配置示例的透视图。[0306]当使用一个裸芯片构成图像传感器2时，例如，如图19A所示，可以在一个裸芯片上形成像素阵列10，并且形成围绕像素阵列10地包括像素驱动单元21、列并行AD转换单元22、输出单元23和除了像素阵列10之外的其他电路的电路块81A，81B和81C。[0307]当使用垂直堆叠的两个裸芯片使图像传感器2形成堆叠型图像传感器时，例如， 如图19B所示，可以在堆叠在两个裸芯片的上侧的上芯片中形成像素阵列10，可以在堆叠在下侧的下芯片中形成包括像素驱动单元21、列并行AD转换单元22、输出单元23和除了像素阵列10之外的其他电路的电路块82。[0308]当如图19B所图示将图像传感器2配置成堆叠型图像传感器时，换句话说，当将形成像素阵列10的上芯片和形成电路块82的下芯片用作垂直堆叠的两个裸芯片地配置图像传感器2时，可能有必要形成具有与上芯片相同的尺寸的下芯片。[0309]形成像素阵列10的上芯片可以形成具有与在图19A的一个裸芯片上形成的像素阵列10相同的尺寸。当下芯片形成具有与上芯片相同的尺寸时，有必要形成包括在图19的电路块81A-83C中的所有电路作为形成具有与上芯片相同的尺寸的下芯片中的电路块82。[0310]于是，有必要进一步将包括在电路块82中的列并行AD转换单元22等的电路小型化。例如，对于列并行AD转换单元22，有必要使相邻列之间的距离(列间距)短于在图示在图19A中、使用一个裸芯片配置图像传感器2的情况下的距离。[0311]在这样的情况下，当以与如图8所图示相同的排列模式排列构成第(n-Ι)列中的差分对、FETttAlri所划分的第一分割FET和FETttBlri所划分的第二分割FET、和构成与第 (n-Ι)列相邻的第η列中的差分对、FET#An所划分的第一分割FET和FET#Bln所划分的第二分割FET时，列并行AD转换单元22的串扰特性严重劣化。[0312]按照本技术，可以没有副作用地改善串扰特性。本技术尤其可用在，例如，如图19B 所示列间距短的时候。[0313][制造图像传感器2的方法][0314]图20是图示将半导体芯片制造成图像传感器2的方法，尤其，制造列并行AD转换单元22的方法的流程图。[0315]在步骤Sll中，在列并行AD转换单元22中，在裸芯片上形成奇数列的列区域中构成差分对的FET#A所划分的第一分割FET和FET#B所划分的第二分割FET，以便分割FET的排列模式变成第一排列模式，并且形成偶数列的列区域中的第一 FET和第二 FET，以便分割 FET的排列模式变成与第一排列模式不同的第二排列模式。[0316]这里，第一排列模式和第二排列模式被确定成使第一数量numll到第四数量 num21都相等(如果有可能)。[0317]进一步，当前，对于堆叠型图像传感器，构成列并行AD转换单元22的差分对的 FET#A和FET#B的每一个被划分成数量相等的10个或更多个第一分割FET和10个或更多个第二分割FET。[0318]进一步，对于10个或更多个第一分割FET和10个或更多个第二分割FET，作为第一数量numll到第四数量num21都相等(如果有可能)的第一排列模式和第二排列模式的组合，存在大量组合。[0319]例如，可以从第一排列模式和第二排列模式的这样组合当中选择提供列并行AD 转换元22的最卓越串扰特性的组合。[0320]进一步，在日本专利第4640507号中公开了每隔一列使构成列并行AD转换单元22 的参考信号型ADC的比较器的输入侧上的连接极性反向的技术。[0321]按照公开在日本专利第4640507号中的技术，例如，对于偶数列中的比较器，将参考信号si输入反相输入端(_)中，将像素输出的电信号s2输入非反相输入端(+ )中，而对于奇数列中的比较器，将像素输出的电信号s2输入反相输入端(-)中,将参考信号si输入非反相输入端(+ )中，从而防止由称为拖影的横向条纹引起的图像质量劣化出现在图像的均匀纹理区中。[0322]但是，在公开在日本专利第4640507号中的技术中，由于在两个相邻区中未以不同排列模式排列构成差分对的两个FET的每一个所划分的第一分割FET和第二分割FET，所以难以改善列并行AD转换单元的串扰特性。[0323]换句话说，本技术完全不同于公开在日本专利第4640507号的说明书中的技术， 因为在本技术中，在两个相邻区中以不同排列模式排列构成差分对的FETftA1^PFETftBn两者所划分的第一分割FET和第二分割FET，而在公开在日本专利第4640507号的说明书中的技术中，每隔一列地使列并行AD转换单元22的的比较器的输入侧上的连接极性反向。[0324]进一步，由于公开在日本专利第4640507号的说明书中的技术不是影响本技术的技术，所以可以与本技术一起使用。[0325]本领域的普通技术人员应该明白，只要在所附权利要求书或其等效物的范围之内，视设计要求和其它因素而定，可以作出各种各样的修改、组合、分组合和变更。[0326]换句话说，本技术可以应用于含有接收辐射或其他电磁波的图像传感器的固态成像器件，以及作为捕获图像的固态成像器件的图像传感器2。[0327]进一步，在本实施例中，在列并行AD转换单元22中，为像素阵列10的像素11" 的一个列配备一个ADC31n。但是，在列并行AD转换单元22中，例如，可以为像素阵列10的 像素I Iffljn的像两个列那样的多个列配备一个ADC，该ADC可以以时分方式AD转换来自像素 I Im, η的两个列的电信号。[0328]进一步，在本技术中，在相邻第(n-Ι)和第η列中，第(η_1)列的第一分割FET和第 二分割FET和第η列的第一分割FET和第二分割FET必须以不同排列模式排列，并且，在像 一组第(n-Ι)列和第(n+1)列、和一组第η列和第(n+2)列那样的每组两个列的每个列中的 第一分割FET和第二分割FET的排列模式可以相同也可以不同。[0329]另外，本技术也可以如下构成。[0330][I][0331]一种固态成像器件，其包括:[0332]包括多个图像传感器的成像单元；以及[0333]包括在行方向排列的多个AD转换器的模拟到数字(AD)转换单元，每个AD转换器 对图像传感器输出的电信号执行AD转换，[0334]其中每个AD转换器包括在输入级上具有差分对的比较器，该差分对包括第一晶 体管和第二晶体管，[0335]其中该第一晶体管和第二晶体管各自被划分成相等数量的多个分割晶体管，以及[0336]其中构成预定列中的比较器的多个分割晶体管的排列模式和构成与预定列相邻 的相邻列中的比较器的多个分割晶体管的排列模式相互不同。[0337][2][0338]按照[I]所述的固态成像器件，[0339]其中AD转换器通过在比较器中将预定参考信号与图像传感器输出的电信号相比 较执行电信号的AD转换。[0340][3][0341]按照[2]所述的固态成像器件，[0342]其中参考信号是电平随时间变化的信号，以及[0343]其中AD转换器进一步包括计数改变参考信号的电平直到参信号和图像传感器输 出的电信号的电平匹配所需的时间的计数器。[0344][4][0345]按照[I]_[3]的任何一项所述的固态成像器件，[0346]其中第一晶体管和第二晶体管各自被划分成偶数个分割晶体管。[0347][5][0348]按照[I]_[4]的任何一项所述的固态成像器件，[0349]其中在预定列和相邻列的每一个中将第一分割晶体管和第二分割晶体管排列成 形成耦合在预定列中的第一晶体管与相邻列中的第一晶体管和第二晶体管的每一个之间 的寄生电容，和形成耦合在预定列中的第二晶体管与相邻列中的第一晶体管和第二晶体管 的每一个之间的寄生电容。[0350][6][0351]按照[I]_[4]的任何一项所述的固态成像器件，[0352]其中，在预定列和相邻列的每一个中，第一分割晶体管和第二分割晶体管被排列 成使相互面对的预定列中的第一晶体管所划分的第一分割晶体管和相邻列中的第一分割 晶体管的数量、相互面对的预定列中的第二晶体管所划分的第二分割晶体管和相邻列中的 第二分割晶体管的数量、相互面对的预定列中的第一分割晶体管和相邻列中的第二分割晶 体管的数量、和相互面对的预定列中的第二分割晶体管和相邻列中的第一分割晶体管的数 量都相等。[0353][7][0354]按照[I]_[6]的任何一项所述的固态成像器件，[0355]其中固态成像器件包括垂直堆叠的两个裸芯片，[0356]其中成像单元包括在堆叠在两个裸芯片的上侧的上芯片中，以及[0357]其中AD转换单元包括在堆叠在两个裸芯片的下侧的下芯片中。[0358][8][0359]一种制造固态成像器件的方法，该固态成像器件包括:包括多个图像传感器的成 像单元、和包括在行方向排列的多个AD转换器的模拟到数字(AD)转换单元，每个AD转换 器对图像传感器输出的电信号执行AD转换，该方法包括:[0360]将在输入级上具有差分对的比较器包括在每个AD转换器中，该差分对包括第一 晶体管和第二晶体管；[0361]将该第一晶体管和第二晶体管各自划分成相等数量的多个分割晶体管；以及[0362]以不同排列模式排列构成预定列中的比较器的多个分割晶体管和构成与预定列 相邻的相邻列中的比较器的多个分割晶体管。[0363]本公开包含与公开在2012年7月20日向日本专利局提交的日本优先权专利申请 JP2012-161998中的主题有关的主题，特此通过引用并入其全部内容。
【权利要求】
1.一种固态成像器件，其包含:包括多个图像传感器的成像单元；以及包括在行方向排列的多个模拟到数字AD转换器的AD转换单元，每个AD转换器对图像传感器输出的电信号执行AD转换，其中每个AD转换器包括在输入级上具有差分对的比较器，该差分对包括第一晶体管和第二晶体管，其中该第一晶体管和第二晶体管各自划分成相等数量的多个分割晶体管，以及其中构成预定列中的比较器的多个分割晶体管的排列模式、和构成与预定列相邻的相邻列中的比较器的多个分割晶体管的排列模式相互不同。
2.按照权利要求1所述的固态成像器件，其中AD转换器通过在比较器中将预定参考信号与由图像传感器输出的电信号相比较，执行电信号的AD转换。
3.按照权利要求2所述的固态成像器件，其中参考信号是其电平随时间变化的信号，以及其中AD转换器进一步包括计数器，其对改变参考信号的电平直到参信号和由图像传感器输出的电信号的电平匹配所需的时间计数。
4.按照权利要求3所述的固态成像器件，其中第一晶体管和第二晶体管各自划分成偶数个分割晶体管。
5.按照权利要求4所述的固态成像器件，其中在预定列和相邻列的每一个中排列第一分割晶体管和第二分割晶体管，使得产生耦合在预定列中的第一晶体管与相邻列中的第一晶体管和第二晶体管的每一个之间的寄生电容，并且产生耦合在预定列中的第二晶体管与相邻列中的第一晶体管和第二晶体管的每一个之间的寄生电容。
6.按照权利要求5所述的固态成像器件，其中，在预定列和相邻列的每一个中，排列第一分割晶体管和第二分割晶体管，使得相互面对的预定列中的第一晶体管被划分为的第一分割晶体管和相邻列中的第一分割晶体管的数量、相互面对的预定列中的第二晶体管被划分为的第二分割晶体管和相邻列中的第二分割晶体管的数量、相互面对的预定列中的第一分割晶体管和相邻列中的第二分割晶体管的数量、以及相互面对的预定列中的第二分割晶体管和相邻列中的第一分割晶体管的数量全部相等。
7.按照权利要求6所述的固态成像器件，其中固态成像器件包括垂直堆叠的两个裸芯片，其中成像单元包括在堆叠在两个裸芯片的上侧的上芯片中，以及其中AD转换单元包括在堆叠在两个裸芯片的下侧的下芯片中。
8.—种制造固态成像器件的方法，该固态成像器件包括:包括多个图像传感器的成像单元、以及包括在行方向排列的多个模拟到数字AD转换器的AD转换单元，每个AD转换器对图像传感器输出的电信号执行AD转换，该方法包含:将在输入级上具有差分对的比较器包括在每个AD转换器中， 该差分对包括第一晶体管和第二晶体管；将该第一晶体管和第二晶体管各自划分成相等数量的多个分割晶体管；以及以不同排列模式排列构成预定列中的比较器的多个分割晶体管 、和构成与预定列相邻的相邻列中的比较器的多个分割晶体管。
【文档编号】H04N5/378GK103581581SQ201310306078
【公开日】2014年2月12日 申请日期:2013年7月19日 优先权日:2012年7月20日
【发明者】植野洋介, 情野奈津子, 高宫健一 申请人:索尼公司