FTGS编码器的制作方法

本实用新型涉及城市轨道交通领域，特别涉及一种FTGS编码器。

背景技术：

城市轨道交通所采用的信号设备原理上与铁路上的设备类似，数字式音频轨道电路是轨道交通领域的重要设备之一，它可以检测列车对轨道区段的占用情况，并且可以根据当前占用/出清状态，发送相应频率、位模式的编码信号，实现车载-地面的通信，以及无车时轨道电路自身发送端-接收端的通信。FTGS-917系统是我国各大城市地铁常用的一种数字式音频轨道电路，具有8种载频可供使用，15种位模式可交替组合，从而可以高可靠地实现列车的运营。而常见的FTGS轨道电路室内组匣基本依靠进口，而且部分板件分立元件众多，结构上比较复杂，故障率也比较高，维修或者更换的成本也一直居高不下。

技术实现要素：

为了解决上述问题，本实用新型提供了具有高可靠性且采用大规模集成电路设计的一种FTGS编码器。

本实用新型采用的技术方案是：FTGS编码器，包含拨码电路、微处理器控制电路和编码电路；所述微处理器控制电路分别与拨码电路和编码电路电连接；

所述拨码电路包括芯片U2、芯片U5、第一拨码开关S1、下拉电阻R3、上拉电阻R4、第二拨码开关S2、下拉电阻R14、接口P1和上拉电阻R15；所述芯片U2的输入端1脚、2脚、3脚以及使能端6脚与第一拨码开关S1电连接；所述芯片U2的输入端1脚、2脚和3脚还与下拉电阻R3连接；下拉电阻R3用于将所述芯片U2的输入端1脚、2脚和3脚的输入电平拉至低电平，当拨码开关S1拨码至开通后，所述芯片U2的输入端1脚、2脚和3脚的输入电平为高电平；所述芯片U2的输出端7脚和9脚至15脚共8个输出端与上拉电阻R4连接，上拉电阻R4用于将所述芯片U2的输出端7脚和9脚至15脚共8个输出端上拉至高电平；所述芯片U2的输出端7脚和9脚至15脚共8个输出端用于设置FTGS编码的频率模式；所述芯片U2的输出端7脚和9脚至15脚共8个输出端还与接口P1电连接；接口P1与微处理器控制电路的I/O电连接；

所述芯片U5的8个输入端2脚、4脚、6脚、8脚、11脚、13脚、15脚和17脚分别和第二拨码开关S2电连接；所述芯片U5的8个输入端2脚、4脚、6脚、8脚、11脚、13脚、15脚和17脚还与下拉电阻R14连接，所述芯片U5的8个输出端3脚、5脚、7脚、9脚、12脚、14脚、16脚和18脚用于定义编码的位模式；所述芯片U5的8个输出端3脚、5脚、7脚、9脚、12脚、14脚、16脚和18脚与上拉电阻R15电连接；所述芯片U5的8个输出端3脚、5脚、7脚、9脚、12脚、14脚、16脚和18脚还与接口P1电连接；

所述微处理器控制电路包括芯片U3和接口P2；所述芯片U3的引脚PB0～PB15与接口P2电连接，所述接口P2通过扁平电缆和接口P1电连接；所述芯片U3的PA0～PA15共16个引脚，用来控制后级的编码电路芯片U4；

所述编码电路包括芯片U4；所述U4芯片的1脚、2脚、3脚用于控制U4芯片与U3之间的时钟同步，所述U4芯片的40脚~43脚用来控制芯片的调制模式，所述芯片U4的46脚为芯片数据传输的触发信号引脚，所述芯片U4的47脚为芯片U4的片选端，低电平有效；所述芯片U4的48脚为芯片U4的I/O端的串行通信时钟输入端，所述芯片U4的50脚-53脚为芯片U4的4线制串行通信接口，所述芯片U4的54脚为4分频时钟输出端；所述芯片U4的30脚、36脚、8脚和13脚分别为芯片U4的四路信号输出脚，分别连接九阶低通滤波器，通过九阶低通滤波器滤波后，以将编码信号输出。

进一步的，所述接口P1通过扁平电缆与微处理器控制电路的I/O电连接。

本实用新型的拨码电路用来设置FTGS轨道电路编码器所发送报文的中心频率和位模式，并且由微处理器控制电路根据拨码电路的输入模式控制编码电路，调制出相应的FTGS通信报文。与现有技术相比，本实用新型的优点在于：基于大规模集成电路，结构可靠，具有更高的速率，输出编码信号的质量更高。同时，克服外国对我国城市轨道交通行业FTGS音频轨道电路报文编码方面的技术垄断。

附图说明

图1为本实用新型FTGS编码器的结构示意图；

图2为本实用新型拨码电路的电路原理图；

图3为本实用新型微处理器控制电路和编码电路的电路原理图；

具体实施方式

实施例1

下面结合附图和实施例对本实用新型进一步说明。本实用新型仅仅是对本实用新型实施方式的描述，并不对本实用新型的范围有任何限制。

实施例1

如图1所示，本FTGS编码器，包含拨码电路11、微处理器控制电路12和编码电路13；所述微处理器控制电路12分别与拨码电路11和编码电路13电连接。

如图2所示，为本实用新型拨码电路11的电路原理图。所述的拨码电路11的芯片为74LS138和74LS244，U2为74LS138芯片，U5为74LS244芯片。芯片74LS138的输入端1脚、2脚、3脚以及使能端6脚与第一拨码开关S1电连接，R3为下拉电阻，用来将74LS138的输入电平拉至低电平，在第一拨码开关S1拨码至“ON”后，相应的引脚输入为高电平，R4是74LS138的输出上拉电阻，用来将其输出上拉至高电平，其8个输出端用来设置FTGS编码的频率模式，与接口P1电连接，然后通过扁平电缆与微处理器控制电路12的I/O电连接；芯片74LS244的8个输入端分别和第二拨码开关S2电连接，R14是输入端的下拉电阻，其8个输出端用来定义编码的位模式，与上拉电阻R15电连接，并且与接口P1电连接，通过扁平电缆与微处理器控制电路12的I/O电连接。

如图3所示，为本实用新型微处理器控制电路12和编码电路13的电路原理图。微处理器控制电路12的芯片为STM32F103VET6，编码电路13的U4芯片为AD9959，U3为STM32F103VET6，其PB0~PB16分别和接口P2的16个引脚电连接，并通过扁平电缆和接口P1电连接。STM32F103VET6芯片的PA共16个引脚，用来控制后级的编码电路13芯片AD9959，AD9959芯片的1脚、2脚、3脚用于控制AD9959芯片与STM32F103VET6之间的时钟同步控制，AD9959芯片的40脚~43脚为P0~P3，用来控制芯片的调制模式，AD9959芯片的46脚为芯片数据传输的触发信号，AD9959芯片的47脚为芯片的片选端，低电平有效，AD9959芯片的48脚为芯片I/O端的串行通信时钟输入端，AD9959芯片的50脚~53脚为芯片的4线制串行通信接口，AD9959芯片的54脚为系统4分频时钟输出端。除了以上和STM32F103VET6芯片相连的控制引脚外，AD9959芯片的30脚、36脚、8脚和13脚分别为芯片的四路信号输出脚，后级分别接到九阶低通滤波器上，经过滤波将编码信号输出。

以上所述，仅以本实用新型较佳的具体实施方式，但本实用新型的保护范围并局限于此，任何熟悉本技术领域的技术人员在本实用新型披露的技术范围内，可想轻易想到的变化或替换，都应涵盖在本实用新型的保护范围之类。因此，本实用新型的保护范围应该以权利要求书的保护范围为准。