专利名称：具有一数模转换器的可致动镜阵列驱动电路的制作方法
技术领域：
本发明涉及一用于光学投影系统的驱动电路；而且更具体地，涉及一其中装有一数模转换器(DAC)的可致动镜阵列驱动电路。
背景技术：
在本专业可获得的许多显示系统中，众所周知一光学投影系统能够在很大程度上提供高品质图象。该光学投影系统的两个实例是使用一液晶单元矩阵的液晶显示(LCD)系统及使用可致动镜阵列的可致动镜阵列(AMA)系统。在各自的系统中每一液晶单元和每一可致动镜作为一图象元素(象素)，其中该象素代表一待显示的图象点并由诸如TFT(薄膜晶体管)的开关装置激励。此TFT由从一图象信号得来的一电压信号驱动，以便该点具有与该电压信号的幅值成正比的多个分辨率或等级中的任何一个。
在本专业可获得多种TFT驱动方法。其中之一是多路复用技术，其中选择多个预定参考电压电平之一以根据电压信号级给出分辨率。然而，在这种驱动方法中，必须有与级数相同数目的参考电压电平，由此使该驱动电路复杂且昂贵。
本发明的概述因此，本发明的主要目的是提供一使用DAC的可致动镜阵列驱动电路以有效地获得一级数显示。
根据本发明，提供了一用于驱动一M×N薄膜可致动镜阵列中的一列中的薄膜可致动镜的驱动电路，其中M和N是整数并分别代表了该阵列中的列和行，每一薄膜可致动镜用于反射入射于其上的一光束，每一薄膜可致动镜与一开关元件相连，当在同一列中的每一开关元件被关闭以由此引起从其反射的光束的光路的偏移时，每一薄膜可致动镜响应于经过该开关元件施加至其上的一信号电压而变形，该驱动电路包括
存储器装置，用于存储以数字信号的形式的一视频信号，该视频信号具有多个行视频信号，每一行视频信号根据一扫描脉冲被扫描，每一行视频信号被分成所述N个n位的数据信号，N个n位数据信号中的每一个由该存储器装置顺序地产生；用于由该扫描脉冲得到一时钟脉冲以驱动在同一行中的所述N个薄膜可致动镜的每一个的装置；用于由该扫描脉冲得到一第一脉冲接着是第二脉冲的数据控制信号的装置，每一第一及第二脉冲具有一相关的持续时间，其中在第一脉冲的持续期内可获得所述N个n位数据信号；用于产生一激活信号的装置；及多个结构基本相同的驱动装置，每一驱动装置根据该使能信号被顺序地激活以各自驱动同一列内的预定数目的可致动镜，以便其向该预定数目的可致动镜分别施加一相关数目的n位数据信号，其中每一驱动装置包括用于通过使用扫描脉冲及使能信号来产生一顺序信号的装置，该顺序信号被用于允许顺序地接收相应数目的n位数据信号；具有相应数目的输入锁存器的装置，每一输入锁存器用于根据该顺序信号暂时存储相应数目的n位数据信号之一；具有相应数目的转发门的装置，每一转发门，与由第一脉冲向第二脉冲的过度期同步，同时从每一输入锁存器输出该n位数据信号；具有相应数目的转换装置的装置，每一转换装置将由每一转发门转发来的n位数据信号转换成与n位数据信号的值成正比的一模拟电压值；及具有相应数目的放大装置的装置，每一放大装置将该模拟电压量放大以产生被施于预定数目的可致动镜的每一个的信号电压。
附图的简要说明参考附图，从以下对优选实施例的描述可清楚地看到本发明的以上和其它的目的和特点，其中
图1为一用于光学投影系统中的薄膜可致动镜阵列的原理图；图2显示了根据本发明的用于AMA的一驱动器电路；图3说明了图2所示的任何一驱动部分的详细结构；图4表示图3所示的任何一驱动模块的详细结构；图5给出了图4所示的任何一锁存器/DAC部分的电路图；图6描述了图5所示的任何一DAC的电路图；及图7、8和9是在该列驱动电路中的各点处产生的信号波形图。
实现本发明的方式参考图1，显示了用于一光学投影系统中的一阵列(阵列50)M×N个薄膜可致动镜(AMA)40的部分原理图，其中M和N是整数，如6可致动镜40和弹性部件4数据输入部分80，且分别表示阵列阵列50的行和列。
以0V至15V范围的典型工作电压工作的阵列50包括一有源矩阵10和一阵列50的M×N个薄膜可致动镜40。该有源矩阵10包括一衬底12、一阵列的M×N个开关元件，例如TFT(未示出)，及一阵列的M×N个连接终端14。
每一薄膜可致动镜40包括一具有一导管46的支撑部件42、一弹性部件48、一第一薄膜电极62、一薄膜电致位移部件64及一第二薄膜电极66。由一种电导材料作成的该第一薄膜电极62经导管46和连接终端14电连接至该开关元件，由此行使薄膜可致动镜40中的信号电极的功能。该薄膜电致位移部件64由诸如响应于施加至其的电场而变形的压电或电收缩材料的电位移材料作成。由电导和光反射材料制成的第二薄膜电极66的功能是可致动镜40中的一平面镜及偏置电极。
在此AMA系统中，从一灯来的光均匀地射在一阵列50的薄膜可致动镜40上。来自每一个可致动镜50中的第二薄膜电极66的反射光束入射于一反射板的孔径。通过对每个可致动镜阵列50施加一电信号，将改变每一薄膜可致动镜40中的第二薄膜电极66相对予入射光束的位置，由此引起来自每一薄膜可致动镜40中的第二薄膜电极66的反射光束的光路的偏移。由于每一反射光束的光路改变了，通过该孔径的来自每一薄膜可致动镜40中的第二薄膜电极66的反射光量也就改变了，因而调制了光束的强度。通过孔径被调制后的光束经过一诸如一投影透镜的适当的光学装置发射至一投影屏上以由此在其上显示一图象。在一美国序号为08/331,399的题目为“薄膜可致动镜阵列及制造方法”的共有未决的申请中揭示了一种AMA系统，在此引用其作为参考。
参考图2，显示了用于AMA阵列50的驱动器电路的框图，其中显示出AMA阵列50具有多个安置于数据线54和选择线56交汇处的TET52。当顺序选择每一个选择线56时，数据信号被作为电压信号施于分别与薄膜可致动镜40的每行相关联的信号线54上以由此在显示屏上产生一图象的一水平视频行。
该驱动器电路包括一帧存储器170及五个具有128通道的基本相同的结构的模块封装集成电路100、110、120、130、140。一以数字数据信号形式的视频信号经一输入终端172被送至存储其的帧存储器170。如业内人士所知，该视频信号包括根据一扫描脉冲被扫描的多个水平行视频信号。每行视频信号被分成N个，如640个数字信号，每一数字信号具有8位数据。该被存储的数字数据信号被顺序地提供至帧存储器170的封装集成电路 110-140。
五个128通道封装集成电路110-140中的每一个用于分别激励一列中的一预定数目，如128个的薄膜可致动镜40，这在以下将参考图2进一步描述。
多个从控制信号发生器180产生的被用于控制图2所示结构的驱动器电路的定时和控制信号在下面参考图7、8和9被定义。
如业内人士所知，在NTSC标准中，一水平同步脉冲Hsyn持续大约635μs，如图7A所示，这段期间相当于用于扫描一水平视频行的时间；而有效视觉信息只在51.6μs的时间内被表示出来。现在假设在一列之内的薄膜可致动镜40的数目是640，驱动一水平点薄膜可致动镜40所必需的一水平点时钟频率Fsys变成大约12.4MHz(＝640/51.6μs)，如图7B所示。
为了从水平扫描时间得到有效视觉信息的间隙，使用了两个短脉冲“HCNT74”和“HCNT714”，如图7C和7D所示。脉冲HCNT74和脉冲HCNT714的每一个分别在水平点时钟脉冲序列自扫描的每一起始点T1算起的第74个和第714个时钟脉冲的时刻产生。然后，在脉冲HCNT74和脉冲HCNT714之间具有640个点时钟脉冲的一有效高持续期“A”(它后跟一持续11.88μs的有效低持续期“B”)，变成一数据控制信号“/LDAC”，如图7E所示，在持续期A期间，在封装集成电路110至150中可获得作为有效视觉信号的640个数据信号；而在持续期B期间，被锁存的640个数据信号在一时刻从该封装集成电路输出以便同时驱动一列中的640个薄膜可致动镜。
水平点时钟频率Fsys除以一因子2以形成如图8A所示的一地址信号A0；该地址信号A0除以一因子2以形成如图8B所示的一地址信号A1；该地址信号A1除以一因子2以形成如图8C所示的一地址信号A2；该地址信号A2除以一因子2以形成如图8D所示的一地址信号A3；该地址信号A3除以一因子2以形成如图8E所示的一地址信号A4。
如图9A至9E所示的有效低封装选择信号/PKGS1，/PKGS2，/PKGS3，/PKGS4，/PKGS5被分别用于顺序地激活封装集成电路。
图3表示图1中示出的封装集成电路的详细构造，其中只示出了一个封装集成电路，如100。该封装集成电路100包括结构基本相同的四个32通道薄膜可致动镜驱动模块200、202、204、206；以及每一驱动模块200、202、204、206分别包括三部分，即一译码器210、212、214、216，一锁存部分220、222、224、226和-DAC及OP-AMP部分230、232、234、236。
根据本发明，该译码器、四个模块200、202、204、206中的每一个中的锁存部分和DAC与OP-AMP部分能被集成制作在一掺杂IC片上；而且，通过使用MCM(多片模)技术，四个掺杂IC片能被集成于图2所示的一封包集成电路中。
而且，参考图4，解释了图2中所示的驱动模块之一，例如200的详细结构。
该锁存器/DAC部分220包括8个锁存电路序列电路300至370，DAC和OP-AMP部分230分别包括8个DAC和OP-AMP电路400至470。
如图9F至9I所示，由一组有效低片选择信号/CHIPS1、/CHIPS2、/CHIPS3、/CHIPS4以及封装选择信号顺序地激活解码器210至216。连至解码器210的地址信号A2A3A4被用于确定选择哪一个锁存电路来接收在一数据总线“DATA”上的8位数据输入。该解码器210响应地址信号A2A3A4，顺序地产生8个锁存器激活信号/WR0至/WR7，如图9J至9Q所示。该锁存器激活信号/WR0至/WR7被分别送至锁存器电路300至370。
八个锁存器电路序列电路300至370中的每一个以按照来自译码器210的锁存器激活信号/WR0至/WR7的次序暂时存储四个8位数据信号，并且同时将此存储的数据信号分别输出至八个DAC电路和八个OP-AMP电路400至470。
八个DAC和OP-AMP电路400至470中的每一个从该8位数据信号得到与被分别施于该薄膜可致动镜40的数据信号相应的信号电压。
图5给出图4所示的锁存器电路之一，例如300的一详细电路图。
锁存器电路300包括一序列电路30、一数据输入部分80和一数据输出部分90。数据输入部分80有一组四数据输入锁存器82、84、86、88。每一个数据输入锁存器82、84、86、88是一个传统的D-FF，它在序列电路30的控制下暂时地按顺序存储数据总线DATA上的一个8位数据信号。序列电路30有三个反向器22、24、26和四个与门32、34、36、38。第一反向器22将译码器210的输出(/WR0)进行反向；而第二和第三反向器24和26分别将地址信号A0和A1进行反向。
第一与门32对反向器22、24、26的输出进行逻辑与运算。与门32的输出结果被送至第一锁存器82作为一控制信号以允许锁存器52接收数据总线DATA上的第一个8位数据信号。
第二与门34对反向器22、26的输出和地址信号A0进行逻辑与运算。与门34的输出结果被送至第二锁存器84作为一控制信号以允许锁存器84接收数据总线DATA上的第二个8位数据信号。
第三与门36对反向器22、24的输出和地址信号A1进行逻辑与运算。与门36的输出结果被送至第三锁存器86作为一控制信号以允许锁存器86接收数据总线DATA上的第三个8位数据信号。
第四与门38对反向器22的输出和地址信号A0、A1进行逻辑与运算。与门38的输出结果被送至第四锁存器88作为一控制信号以允许锁存器88接收数据总线DATA上的第四个8位数据信号。
数据输出部分90包括一用于执行数据控制信号/LDAC的反向运算的反向器28及一组四个转发门92、94、96、98。门92、94、96、98中的每一个是一传统的D-FF，作用是在该反向器28的输出的正向反转处输出来自于输入锁存器82、84、86、88的数据信号。
以下将描述本发明的可致动镜阵列驱动电路的工作。
当选择信号/PKGS1和/CHIPS1都是有效低并且一地址信号代码(A4A3A2)是(000)时，译码器210被激活，然后产生有效低/WRO信号，如图8J所示。有效低/WR0信号被第一反向器22反向，然后被送至每一个与门32-38。此时，如果地址信号的代码(A1A0)是(00)，在从第一与门32的输出的正向反转的时刻第一个8位数据信号被锁存在第一D-FF82；如果地址码(A1A0)变为(01)，在从该第二与门34的输出的正向反转的时刻第二个8位数据信号被锁存进第二D-FF84；如果地址码(A1A0)变为(10)，在从该第三与门36的输出的正向反转的时刻第三个8位数据信号被锁存进第三D-FF86；如果地址码(A1A0)变为(11)，在从该第四D-FF与门38的输出的正向反转的时刻第四个8位数据被锁存进第三D-FF88。
另一方面，当第一至第四个8位数据信号进入D-FF82和88时，当地址码(A4A3A2)变为(100)时，译码器210产生锁存器激活信号/WR1。响应于锁存器激活信号/WR1，示于图4的锁存器电路310被激活以便第5至第8个8位数据信号被分别顺序地锁存进其相应的D-FF中。
以上操作相对于最后的锁存电路70重复直至第一至第32个数据信号被锁存在图3所示的锁存部分220上。
类似地，当剩余的模块202、204、206被选择信号/PKGS1和/CHIPS1至/CHIPS4顺序地激活时，一单元的32个数据信号被分别顺序地存储在模块202、204、206内的输入数据锁存器。然后，当如图2所示的5个封装集成电路100至140被封装选择信号顺序地激活时，128个数据信号的一个集合被分别存储在封装集成电路内的输入数据锁存器中，以由此在持续期“A”期间获得总共640个数据信号的存储，持续期“A”具有如图7E所示的数据控制信号/LDAC的640个点时钟脉冲。
以后，同步于由反向器28经转发门所作的反向数据控制信号的上跃度，锁存在输入锁存器中的640个数据信号同时开始被发送至DAC及OP-AMP。这个发送过程在如图7E所示的持续期“B”期间完成。
参考图6，示出了图4所示的OP-AMP电路之一，例如400的电路图。
来自D-FF92、94、96、98的四个8位数据信号中的每一个被分别施于每个DAC的输入终端D0至D7。为简化起见，图6只示出DAC的一个电路图，如302。该DAC302将其转换为与施于其的数字值成正比的一模拟电压量。该模拟电压量可以取在一给定的施加于该DAC302上的工作电压范围Vref内的多个不同的级值，例如256(＝28)个不同值中一个。该DAC302将此转换后的模拟电压提供给与其相应的OP-AMP400。此OP-AMP400的作用是放大此模拟电压量至适于驱动AMA阵列50的从0V到15V范围的电压信号。此经过放大的电压信号被送至由选择线56开启的TFT52的源端。相应地，与TFT52相关联的可致动镜40被充电至该经过放大的电压信号的一电平。
虽然本发明的显示和描述仅参考了具体实施例，但对于本专业人士显而易见的是在不背离后附权利要求所限定的精神和范围的前提下，可作任何修改和改变。
权利要求
1.一种用于驱动在一M×N个薄膜可致动镜阵列中的一列中的薄膜可致动镜的驱动电路，其中M和N是整数并分别表示该阵列中的列和行，每一薄膜可致动镜被用于反射入射至其上的一光束，每一薄膜可致动镜与一开关元件相连，当在同一列中的每个开关元件关闭时每一薄膜可致动镜响应于通过该开关元件施于其上的一信号电压而变形以由此引起从其反射的光束的光路的偏移，该驱动电路包括存储器装置，用于以数字信号的形式存储一视频信号，该视频信号具有多个行视频信号，每一行视频信号根据一扫描脉冲被扫描，每一行视频信号被分成所述N个n位数据信号，N个n位数据信号中的每一个由该存储器装置顺序地产生；用于从该扫描脉冲得到一时钟脉冲以驱动同一列中的所述N个薄膜受激镜中的每一个的装置；用于从该扫描脉冲得到一第一脉冲后跟一第二脉冲的数据控制信号的装置，每一第一和第二脉冲具有一相关的持续期，其中在第一脉冲的持续期间可获得所述N个n位数据信号；用于产生一使能信号的装置；及多个结构基本相同的驱动装置，每个驱动装置根据使能信号被顺序地激活以单独驱动同一列中的预定数目的可致动镜，以便它将一相应数目的n位数据信号单个地施于预定数目的可致动镜上，其中，每个驱动装置包括用于通过使用扫描脉冲及使能信号来产生一顺序信号的装置，该顺序信号被用于允许顺序地接收相应数目的n位数据信号；具有相应数目的输入锁存器的装置，每一输入锁存器用于根据该顺序信号暂时地存储相应数目的n位数据信号之一；具有相应数目的转发门的装置，每一转发门，与由第一脉冲向第二脉冲的过度期同步，同时从每一输入锁存器输出该n位数据信号；具有相应数目的转换装置的装置，每一转换装置将由每一转发门转发来的n位数据信号转换成与n位数据信号的值成正比的一模拟电压值；及具有相应数目的放大装置的装置，每一放大装置将该模拟电压量放大以产生将施于预定数目的可致动镜的每一个的信号电压。
2.如权利要求1所述的装置，其中该转换装置包括一数模转换器。
3.如权利要求2所述的装置，其中该模拟电压量是在一个给定的施于该数模转换器的工作电压范围内的2n个不同级值中的一个。
全文摘要
一种用于驱动在一可致动镜阵列中的一列中的多个可致动镜的电路包括一用于产生一序列信号的序列电路，一相应数目的锁存器及一相应数目的数模转换器，其中数据信号按顺序被锁存在每一个锁存器中，并且锁存在锁存器中的每一个数据信号被同时提供给将该数字信号转换为一给定范围里的多个不同级值中的任一个的模数转换器。
文档编号H04N3/15GK1163035SQ95196165
公开日1997年10月22日 申请日期1995年11月10日 优先权日1995年11月10日
发明者李根雨, 禹尚坰 申请人:大宇电子株式会社