专利名称：以小存储器容量进行纠错处理的方法和装置的制作方法
技术领域：
本发明涉及纠错处理技术，更准确地说，本发明涉及一种用于这样的广播系统的以小存储容量存储器进行错误检测与校正处理的方法和系统，此广播系统是以副载波数据频道进行多路复用调频(FM)声音广播的系统，例如移动接收型的DARC(数据无线电频道)的FM多路复用广播系统。
在FM多路复用广播系统中，已知有三种系统在日本是标准系统的DARC(数据无线电频道)系统、便携接收系统和由欧洲开发并被采用为国际标准系统的RDS(无线电数据系统)。这三个系统之间的纠错码彼此不同。关于纠错码，DARC系统使用(272，190)码的乘积码，便携接收系统使用(272，190)码，而RDS使用(26，16)码。
在乘积码中，纠错码在列的方向和行的方向被加到数据位，以便允许在列的方向和行的方向上进行纠错。在DARC系统中，把272个数据块设置为一帧数据，而且每个数据块由包括CRC的190位的数据段和82位的奇偶段组成。在大约18ms期间发送一个数据块。据此，发送一帧数据所需的时间大约是5秒。这一帧数据构成(272，190)码的乘积码。
其次，在图3A和3B表示了作为第一个传统的例子的用于DARC系统的帧格式B的结构。在这帧格式中，帧数据以这样的数据形式发送，即奇偶块交错地插到数据块之间。据此，当实际进行列方向的纠错时，就需要把发送帧数据设置在这样的状态，在这状态中，交错状态被消除。换而言之，就需要把发送帧数据转换成这样的数据格式，即它包括从帧数据的头部起为190块数据块的数据段和跟着数据段的82块奇偶数据段。
下面将描述使用(272，190)码的乘积码的传统的纠错操作。
传统的纠错处理系统包括数据输入段；错误检测与校正处理段和帧存储器单元。数据输入段接收和输出包括纠错码的每个有272位的数据块。错误检测与校正处理段输入数据块以进行错误检测与校正处理，如果有可能进行纠错，则输出经过纠错的数据块。还有，如果没有可能进行纠错，则错误检测与校正处理段输出错误信号并输出经过纠错的数据块。帧存储器单元输入和存储从错误检测与校正处理段输出的数据块。
将参考
图1A到1C描述错误检测与校正处理。首先，272位的数据块被输入到数据输入段，然后在S102中被传送到错误检测与校正处理段。在步骤S104中，在错误检测与校正处理段，对被传送的数据块进行错误检测与校正处理(今后简单地称为“纠错处理”)。如果在步骤106没有探测到任何错误，就决定这数据块为正确数据，并且在步骤S114中，这数据块被输出到并被存储在帧存储器单元。还有，当在步骤106探测到任何错误，在步骤S108中在纠错处理段进行纠错处理。结果，经纠错处理后的数据块就在步骤S144中被输出到和存储在帧存储器单元中。这时，如果在纠错处理后在数据块中有任何错误，就把错误信号设为“肯定”，如果没有任何错误，就把错误信号设为“否定”。
进行272次上述的纠错处理，对一帧，即272块数据块作纠错处理后的帧数据被存储在表示于图3A和3B的帧存储器。图2A表示作了纠错处理后的帧数据的一个例子，并且符号“●”表示在图2A中的错误位的位置。对一帧行方向进行的第一次纠错处理终止于上述过程。
下面，进行帧存储器的列方向的纠错处理。图1B表示说明列方向的纠错处理的流程图。列方向的272位的数据块被传送到错误检测与校正处理段。然后，如图1A表示的行方向进行纠错处理那样，进行列方向的纠错处理。
进行272次列方向的纠错处理。然后，在对一帧的帧数据，即272块数据块进行第一次行方向的纠错处理和列方向的纠错处理后，把数据存储在帧存储器。
图2B表示第一次行方向的纠错处理和列方向的纠错处理后的结果。图2B的符号“○”表示经过列方向纠错处理过的位。还有，符号“●”表示进行第一次行方向纠错处理和列方向纠错处理之后的错误位。
此外，列方向的纠错处理后，对存储在帧存储器中的帧数据进行第二次行方向的纠错处理。将参考图1C的流程图来描述其操作。行方向的272位的数据块被从帧存储器传送到错误检测与校正处理段。然后，如在图1A表示的行方向进行第一次纠错处理那样，行方向进行第二次纠错处理。
进行272次第二次行方向纠错处理。然后，在完成第一次行方向纠错处理和列方向纠错处理以及第二次行方向纠错处理后，把数据存储在帧存储器上，如图2C所示。图2C表示经过第一和第二次行方向纠错处理和列方向纠错处理后帧数据的例子。符号“●”表示进行第一次行方向错误检测和校正处理和列方向纠错处理以及第二次行方向纠错处理之后的错误位。还有，符号“○”表示被第二次行方向的纠错处理过的位。
上述的处理过程是在传统的纠错系统中对一帧数据的纠错处理的内容。
在这情况下，帧存储器分成两部分，即帧存储器A和帧存储器B，如图3A和3B所示。帧存储器有两个帧数据存储容量，即大约18Kbytes的存储容量。从帧数据的标题起的190块数据块的数据段和跟着数据段的82块奇偶数据段被安排在帧存储器A和B中的每一个。
在一帧272块数据块被存储在帧存储器A之后，开始在帧存储器B存储下一帧272块数据块。这时，在下一帧272块数据块的整个帧数据完全存储在帧存储器B之前，必须完成对已经存储在帧存储器A的272块数据块的帧数据的行方向的纠错处理和第二次列方向的纠错处理。据此，直到下一帧的帧数据被存储为止，进行了272次第一次的行方向纠错处理、272次列方向的纠错处理和190次第二次的行方向的纠错处理。就是说，总共734次。对帧存储器A和帧存储器B交替地进行这些处理过程。
如上所述，在传统的纠错系统中，每次接收一块数据块，就进行第一次行方向的纠错处理。在第一次纠错处理后，奇偶块的交错状态就被消除，并被存储在帧存储器内。当经过第一次行方向的纠错处理后的一帧数据被存储在帧存储器内时，对272块数据块的帧数据进行列方向的纠错处理。此外，对190块数据块的帧数据进行第二次行方向的纠错处理。在这情况下，因为余下的82块数据块是奇偶段，不必作行方向的纠错处理。
在这情况下，在对存储在帧存储器A中的帧数据执行列方向的纠错处理期间，对下一帧的帧数据进行第一次的行方向的纠错处理。还有，进行消除交错的处理，然后，把下一帧的帧数据的每一数据块存储在帧存储器B中。可是，为了简化对帧存储器访问的控制，在传统的纠错系统中，对于一帧，需要另一个帧存储器。
对一帧的帧存储器容量大约是9Kbytes。因为需要两帧的帧存储器，在传统的纠错系统中，存储器容量就变为18Kbytes。
还有，因为用设置在微计算机中的外围硬件来进行纠错处理，就有这样的问题，即因为存储器容量为18Kbytes，如果帧存储器内装在微计算机内，就不可避免地影响芯片的尺寸。
此外，日本已审查的专利申请书(JP-B-Heisei 1-55788)描述了纠错解码电路。在这参考文献中，纠错解码电路包括指定与输入装置；数据寄存器；多数决定电路；装载装置和输出数据选择电路。指定与输入装置指定把(l，k)码简化为(k-n)位，其中(l，k)码有k个数据位和(l-k)个奇偶位，而n是“0”位的数目。m-位数据寄存器有多个输出位，而m等于或小于k。装载装置根据指定与输入装置的指定，在对m-位数据寄存器校正之前，装载(k-n)个数据位。输出数据选择电路根据从指定与输入装置来的信号，从m-位数据寄存器中的输出位中选择和输出一位。这样，就根据利用差集循环码的多数决定纠错系统来校正编码数据的差错。
在日本已审查的专利申请书(JP-B-Heisei 2-11184)中描述了纠错解码系统。在这参考文献中，纠错解码系统包括利用多数决定差集循环码的多数决定电路；出错寄存器；以及数据寄存器。把减法电路加到多数决定电路上。把多数决定电路的决定阈值设置为这样的特殊值，它在多数决定电路的输入单元(element)的数目的范围内。借助于减法电路从所述决定阈值按连续地减去特殊数，直到决定阈值达到特殊值，这样来对数据进行校正和解码。
在日本已审查的专利申请书(JP-B-Heisei 3-76612)中描述了一种纠错解码系统。在这参考文献中，从利用273个数据位、191个信息位和82个奇偶位的多数决定差集循环码来形成272位信息包。数据信号由272个数据位、191个信息位和82个奇偶位构成。根据数据信号的出错位组(syndrome)寄存器的输出态来进行校正。只有当校正后出错位组寄存器全都被设置为0时，才把标题位移位来进行再次校正。这样，对于一个数据包，要校正多于9个差错位的几率增加了。
本发明用于解决上述的问题。因此，本发明的一个目的是提供一种方法和系统，连续地利用小存储容量的帧存储器单元校正接收到的帧数据的差错。
为了实现本发明的一个方面，一种纠错系统包括用于连续地提供对应于每帧的一半的子帧数据的数据供给单元，其中，一帧的帧数据由N行和N列的位数据组成，而子帧数据由N/2行和N列的位数据组成并且包括数据段和数据段的纠错码段；包括第一到第三子帧存储器的帧存储单元；以及错误检测/校正单元，所述错误检测/校正单元用于顺序地和循环地把子帧数据存储在第一到第三子帧存储器中，而此子帧数据由数据供给单元连续地提供，并且经历第一次行方向纠错处理，此错误检测/校正单元还用于对作为第一帧数据的第一和第二个半个的、分别存储在第一和第二子帧存储器中的第一和第二子帧数据进行列方向纠错处理，然后在对作为第二帧数据的第一个半个的、存储在第三子帧存储器中的第三子帧数据进行第一次行方向纠错处理的同时，对存储在第一子帧存储器中的第一子帧数据的一部分进行第二次行方向纠错处理，以及用于在对作为第二帧数据的第二个半个的、存储在第一子帧存储器中的、从标题单元起的第四子帧数据进行第一次行方向纠错处理的同时，对第一子帧数据和第二子帧数据的余下部分进行第二次行方向纠错处理。
在这情况下，对子帧数据进行第一次行方向纠错处理和列方向纠错处理，并且对子帧数据的数据段进行第二次行方向纠错处理。还有，以若干行作为单位(in units of rows)进行第一和第二次行方向纠错处理。以预定数目的列作为单位进行列方向纠错处理。
纠错码段可包括奇偶检验码。此外，纠错码段可包括(272，190)缩短了的多数可解码差集循环码。
帧存储器单元有1.5倍帧数据尺寸的存储器容量。
帧数据可以是在FM多路复用广播中的数据无线电频道(DARC)系统的帧数据。
为了实现本发明的另一个方面，提供一种在纠错系统中校正数据差错的方法，其中连续地提供对应于每帧的一半的子帧数据，一帧的帧数据由N行和N列的位数据组成，而子帧由N/2行和N列的位数据组成，并且包括数据段和数据段的纠错码段，此方法包括下面的步骤(a)把经历第一次行方向纠错处理的第一子帧数据存储在按顺序地和循环地从三个子帧存储器中选取的第一子帧存储器中；(b)把经历第一次行方向纠错处理的第二子帧数据存储在按顺序地和循环地从三个子帧存储器中选取的第二子帧存储器中；(c)在对作为第二帧数据的第一个半个的、存储在按顺序地和循环地从三个子帧存储器中选取的第三子帧存储器中的第三子帧数据的一部分进行第一次行方向纠错处理的同时，对作为第一帧数据的第一和第二个半个的、分别存储在第一和第二子帧存储器中的第一和第二子帧数据进行列方向纠错处理；(d)在对存储在第三子帧存储器中的第三子帧数据的剩余部分进行第一次行方向纠错处理的同时，对存储在第一子帧存储器中的第一子帧数据的一部分进行第二次行方向纠错处理；(e)在对作为第二帧数据的第二个半个的、存储在第一子帧存储器中的、从标题单元起的第四子帧数据进行第一次行方向纠错处理的同时，对第一子帧数据的剩余部分和第二子帧数据进行第二次行方向纠错处理。
图1A是描述在传统的纠错系统中行方向的第一次错误检测与校正处理的流程图；图1B是描述在传统的纠错系统中列方向的错误检测与校正处理的流程图；图1C是描述在传统的纠错系统中行方向的第二次错误检测与校正处理的流程图；图2A是说明在传统的纠错系统中，在进行了图1A所示的行方向的第一次错误检测与校正处理之后的帧数据的例子的示意图；图2B是说明在传统的纠错系统中，在进行了图1B所示的列方向的错误检测与校正处理之后的帧数据的例子的示意图；图2C是说明在传统的纠错系统中，在进行了图1C所示的行方向的第二次错误检测与校正处理之后的帧数据的例子的示意图；图3A和3B是说明在传统的纠错系统中的帧存储器的结构图；图4是说明DARC系统的FM多路复用广播系统中帧格式B的帧数据结构的示意图；图5是说明本发明的纠错系统的结构的方框图；图6是说明本发明的纠错系统的帧存储器单元的结构图；图7A到7C是说明当已经对其进行第一次行方向的纠错处理的一帧的子帧数据被存储在帧存储器时，本发明的纠错系统的帧存储器的状态的示意图8A到8C是说明当进行列方向的纠错处理时，本发明的纠错系统的帧存储器的状态的示意图；图9A到9C是说明在把作为下一帧数据的第二个半个的子帧数据存储在子帧存储器A中的同时，对存储在子帧存储器A中的子帧数据进行第二次行方向纠错处理时，本发明的纠错系统的帧存储器的状态的示意图；图10A到10C是说明在把作为下一帧数据的第二个半个的子帧数据存储在子帧存储器A中的同时，对存储在子帧存储器B中的子帧数据进行第二次行方向纠错处理时，本发明的纠错系统的帧存储器的状态的示意图；图11是说明本发明的纠错系统的每一个子帧存储器的状态变化的示意图；下面将参考附图，描述本发明的纠错系统。图5是说明根据本发明的一个实施例的纠错处理系统的结构的方框图。参考图5，这纠错处理系统包括数据输入段1、纠错段3和帧存储器段4。数据输入段1以一个数据块的形式接收和输出包括纠错码的每个有272位的数据块。纠错段3输入数据块并进行纠错处理。如果有可能校正数据块，则纠错段3输出已经对其进行了纠错处理的数据块。还有，如果不可能校正数据块，则纠错段3输出错误信号2和已经对其进行了纠错处理的数据块。帧存储器单元4暂时存储这些数据块，供随后的列方向的纠错处理和第二次行方向的纠错处理。
下面将参考图6的说明帧存储器单元4的结构的示意图和图7A到10C的说明子帧存储器的状态变化的示意图，描述本实施例的纠错系统的操作。
参考图6，帧存储器单元4被分成三部分，即第一子帧存储器A、第二子帧存储器B和第三子帧存储器C，它们的每一个都存储着作为帧数据的一半的子帧数据。帧存储器的容量是1.5个帧，即大约13.5Kbytes。与传统的纠错系统相比，这个值是小的。95块数据块从标题单元开始被存储在第一、第二和第三子帧存储器A，B和C中的每一个。每个数据块由272位组成。接着存储41块奇偶块。奇偶块存有奇偶检验码。可以代之以使用(272，190)缩短了的多数逻辑可解码差集循环码。
可把在接收一块数据块期间进行的纠错处理分成两种模式。即，在一种模式中，对一块数据块进行行方向的第一次纠错处理和对四块进行列方向的纠错处理。在另一种模式中，对一块进行第一次行方向的纠错处理和对一块数据块进行第二次行方向的纠错处理。
下面将参考图7A到10C来描述帧存储器的状态变化。例如，帧数据是DARC(数据无线电频道)系统的FM多路复用广播的帧数据。
图7A到7B表示No.1帧的272块数据块的帧数据的第一和第二个一半(即，两个子帧数据)存储在第一和第二子帧存储器A和B的状态。在这情况下，从数据输入单元1接收到每块数据块，并对其进行第一次行方向纠错处理。然后，把数据块存储在子帧存储器内。行方向进行第一次纠错处理的内容与第一个传统的例子的相同。还有，当奇偶段的数据块交错地穿插在数据段时，消除奇偶段的交错状态，以便使奇偶段的数据块存储在从No.96块开始的子帧存储器内。
第三个子帧存储器C是空的或有可被删除的数据。在这例子中，作为No.1帧的帧数据的第一个一半的第一子帧数据的经过处理的数据块被存储在子帧存储器A内。作为No.1帧的帧数据的第二个一半的第二子帧数据的经过处理的数据块被存储在子帧存储器B内。当然，直到一帧的子帧数据被存储在第一和第二子帧存储器A和B时，才能进行列方向的纠错处理。
下面，如图8A到8C所示，当一帧的子帧数据被存储在第一和第二子帧存储器A和B时，就开始列方向的纠错处理。这时，作为No.2帧的帧数据的第一个一半的第三子帧数据开始存储在子帧存储器C内。在这例子中，以行方向的四块数据块为单位进行列方向的纠错处理。对存储在第一和第二子帧存储器A和B内的所有数据块进行列方向的纠错处理。这时，因为第一和第二子帧数据的每块数据块有272位，第三子帧数据的69块已被存储在第三子帧存储器C内，如图8C所示。在这情况下，如果奇偶数据块交错地插在这数据段内，就消除这种交错，并把奇偶数据块存储在子帧存储器C的奇偶段内。
在完成对第一子帧数据的列方向的纠错处理后，就开始对第一子帧数据进行行方向的第二次纠错处理。如图9C所示，第三子帧数据的67(＝136-69)块数据块早已存储在子帧存储器C内。当剩余的67块数据块被存储在第三子帧存储器C内时，就完成了对在第一子帧数据中的从No.1数据块到No.67数据块的这些数据块的、行方向的第二次纠错处理，如图9A所示。这时，从第一子帧存储器A读出67块数据块的每一块，并送去进行行方向的第二次纠错处理。因此，从No.1数据块到No.67数据块的这些数据块可以被另外的数据块盖写。
其后，因为第一子帧存储器A内的67块数据块已经经过行方向的第二次纠错处理，作为No.2下一帧的帧数据的第二个一半的第四子帧数据被存储在第一子帧存储器A内的No.1到No.67块的位置。当第四子帧数据被存储在子帧存储器A内时，如图10A所示，第一子帧存储器A内的No.68到No.95的余下的数据块被读出，并对其进行行方向的第二次纠错处理。就是说，当第四子帧数据的47块数据块被存储在子帧存储器A内时，第一子帧数据的余下的47块数据块被读出，并对其进行行方向的第二次纠错处理。此后，对在子帧存储器B内的第二子帧数据进行行方向的第二次纠错处理，如图10B所示。当完成对第二子帧数据行方向的第二次纠错处理时，第四子帧数据还没有完全存储在第一子帧存储器A内。如图10A的(3)所示，第四子帧数据的数据块的13块数据块仍没有存储。随后，这些数据块被存储在第一子帧存储器A内。
在这状态下，已经进行了行方向的第一次纠错处理的第四子帧数据被存储在第一子帧存储器A内。已经进行了行方向的第二次纠错处理的第二子帧数据被存储在第二子帧存储器B内。已经进行了行方向的第一次纠错处理的第三子帧数据被存储在第三子帧存储器C内。因此，能够对作为No.2帧的帧数据的第一和第二个一半的第三和第四子帧数据进行列方向的纠错处理。
这样，对从数据输入单元1连续地送来的帧数据或子帧数据重复上述的处理。
图11表示第一、第二和第三子帧存储器A、B和C的存储状态的变化。在图11中，(1)表示行方向的第一次纠错处理的结果，(2)表示列方向的纠错处理的结果，而(3)表示行方向的第二次纠错处理的结果。如图11所示，第一子帧数据经历行方向的第一次纠错处理，并被存储在第一子帧存储器。然后，第二子帧数据经历行方向的第一次纠错处理，并被存储在第二子帧存储器。随后，在作为第二帧数据的第一个一半的第三子帧数据经历行方向的第一次纠错处理并被存储在第三子帧存储器的同时，对分别存储在第一和第二子帧存储器的第一和第二子帧数据进行列方向的纠错处理。这时，在对存储在第三子帧存储器的第三子帧数据的余下部分进行行方向的第一次纠错处理的同时，对存储在第一子帧存储器的第一子帧数据的一部分进行行方向的第二次纠错处理。在作为第二帧数据的第二个一半的、存储在从标题单元起的第一子帧存储器中的第四子帧数据经历行方向的第一次纠错处理的同时，对第一子帧数据的余下部分和第二子帧数据进行行方向的第二次纠错处理。
如上所述，在传统的处理过程与本发明的处理过程之间，在把数据块存储在子帧存储器的方法上有不同。可是，在接收一帧数据的期间内进行纠错处理的次数相同。据此，本发明有与传统的纠错系统相同的纠错处理能力。
在除FM多路复用广播以外的领域中，本发明也能充分地应用于通过乘积码来使用纠错系统的领域。
如上所述，根据本发明，帧存储器被分成子帧存储器A、B和C。还有，子帧数据有这样的结构，即子帧数据被分成数据段和跟着数据段的奇偶段。在接收当前帧的帧数据的第一个一半的帧数据的同时，对上一帧的272块数据块进行列方向的纠错处理，对272块数据块进行列方向的纠错处理和对67块数据块进行行方向的第二次纠错处理。因此，当前帧的帧数据的第二个一半的每个数据块都能存储在存储上一帧数据的第一个一半的子帧存储器的区域内。
还有，帧存储器的控制和管理变得简单了。因此，帧存储器的总容量能被减小到帧的1.5倍。
权利要求
1.一种纠错系统，其特征在于包括用于连续地提供对应于每帧的一半的子帧数据的数据供给单元，其中，一帧的帧数据由N行和N列的位数据组成，而子帧由N/2行和N列的位数据组成，并且包括数据段和数据段的纠错码段；包括第一到第三子帧存储器的帧存储器单元；和用于按顺序地和循环地把所述子帧数据存储在第一到第三子帧存储器中的错误检测/校正单元，所述子帧数据由数据供给单元连续地提供，并且经历第一次行方向的错误检测和校正处理，此错误检测/校正单元还用于对作为第一帧的帧数据的第一和第二个一半的、分别存储在第一和第二子帧存储器中的第一和第二子帧数据进行列方向错误检测和校正处理，然后在对作为第二帧的帧数据的第一个一半的、存储在所述第三子帧存储器中的第三子帧数据进行所述第一次行方向纠错处理的同时，对存储在所述第一子帧存储器中的所述第一子帧数据的一部分进行第二次行方向纠错处理，以及用于在对作为第二帧的帧数据的第二个半个的、存储在所述第一子帧存储器中的、从标题单元起的第四子帧数据进行所述第一次行方向纠错处理的同时，对所述第一子帧数据的余下部分和所述第二子帧数据进行所述第二次行方向纠错处理。
2.根据权利要求1的纠错系统，其特征在于所述纠错码段包括奇偶检验码。
3.根据权利要求1的纠错系统，其特征在于所述纠错码段包括(272，190)缩短了的多数逻辑可解码差集循环码。
4.根据权利要求1的纠错系统，其特征在于所述帧存储器单元具有所述帧数据尺寸的1.5倍的存储容量。
5.根据权利要求1的纠错系统，其特征在于所述帧数据是在FM多路复用广播中数据无线电频道(DARC)系统的帧数据。
6.根据权利要求1到5中的任一个的纠错系统，其特征在于对所述子帧数据进行所述第一次和第二次行方向错误检测和校正处理，并且根据所述子帧数据的所述纠错码段，对所述子帧数据的所述数据段进行列方向错误检测和校正处理。
7.根据权利要求6的纠错系统，其特征在于以若干行为单位进行所述第一和第二次行方向错误检测和校正处理。
8.根据权利要求6的纠错系统，其特征在于以预先确定的列数目作为单位进行所述列方向错误检测和校正处理。
9.根据权利要求6的纠错系统，其特征在于当所述纠错码段的行被交错时，所述错误检测/校正单元消除所述子帧数据的所述纠错码段的交错状态，把所述子帧数据存储在所述第一到第三子帧存储器中的一个，以便把所述数据段与所述纠错码段分开。
10.一种在纠错系统中校正数据错误的方法，其中连续地提供对应于每帧的一半的子帧数据，一帧的帧数据由N行和N列的位数据组成，而子帧由N/2行和N列的位数据组成并且包括数据段和数据段的纠错码段，其特征在于所述方法包括下面的步骤(a)把经历第一次行方向纠错处理的第一子帧数据存储在按顺序地和循环地从三个子帧存储器中所选的第一子帧存储器中；(b)在所述步骤(a)之后，把经历第一次行方向的错误检测和校正处理的第二子帧数据存储在按顺序地和循环地从三个子帧存储器中所选取的第二子帧存储器中；(c)在对作为第二帧的帧数据的第一个半个的、存储在按顺序地和循环地从所述三个子帧存储器中所选取的第三子帧存储器中的第三子帧数据的一部分进行所述第一次行方向的错误检测和校正处理的同时，对作为第一帧的帧数据的第一和第二个半个的、分别存储在所述第一和第二子帧存储器中的所述第一和第二子帧数据进行列方向的错误检测和校正处理；(d)在对存储在所述第三子帧存储器中的所述第三子帧数据的剩余部分进行所述第一次行方向的错误检测和校正处理的同时，对存储在所述第一子帧存储器中的所述第一子帧数据的一部分进行第二次行方向的错误检测和校正处理；(e)在对作为第二帧的帧数据的第二个半个的、存储在所述第一子帧存储器中的、从标题单元起的第四子帧数据进行所述第一次行方向的错误检测和校正处理的同时，对所述第一子帧数据的剩余部分和所述第二子帧数据进行所述第二次行方向的错误检测和校正处理。
11.根据权利要求10的方法，其特征在于所述纠错码段包括奇偶检验码。
12.根据权利要求10，其特征在于所述纠错码段包括(272，190)缩短了的多数逻辑可解码差集循环码。
13.根据权利要求10的方法，其特征在于所述帧存储器单元具有所述帧数据尺寸的1.5倍的存储器容量。
14.根据权利要求10的方法，其特征在于所述帧数据是在FM多路复用广播中数据无线电频道(DARC)系统的帧数据。
15.根据权利要求10到14中的任何一个的方法，其特征在于对所述子帧数据进行所述第一次和第二次行方向错误检测和校正处理，并且根据所述子帧数据的所述纠错码段，对所述子帧数据的所述数据段进行所述列方向错误检测和校正处理。
16.根据权利要求10到14中的任何一个的方法，其特征在于以若干行为单位进行所述第一和第二次行方向错误检测和校正处理。
17.根据权利要求10到14中的任何一个的方法，其特征在于以预先确定的列数目作为单位进行所述列方向错误检测和校正处理。
18.根据权利要求10到14中的任何一个的方法，其特征在于当所述纠错码段的行被交错时，所述错误检测/校正单元消除所述子帧数据的所述纠错码段的交错状态，把所述子帧数据存储在所述第一到第三子帧存储器中的一个，以便把所述数据段与所述纠错码段分开。
全文摘要
纠错系统中,纠错单元(3)把子帧数据顺序地循环地存储在第一到第三子帧存储器中并且使其经历第一次行方向纠错处理。纠错单元对第一和第二子帧数据进行列方向纠错处理,然后,在对存储在第三子帧存储器的第三子帧数据进行第一次行方向纠错处理的同时,对第一子帧数据的一部分进行第二次行方向纠错处理。还有,在对存储在第一子帧存储器的第四子帧数据进行第一次行方向纠错处理的同时,对第一子帧数据的余下部分和第二子帧数据进行第二次行方向纠错处理。
文档编号H04L1/00GK1200509SQ98109618
公开日1998年12月2日 申请日期1998年5月25日 优先权日1997年5月23日
发明者东邦彦 申请人:日本电气株式会社