骤S4:所述输出驱动级依次接收来自所述列级数据线译码模块的信号后，将所述信号模拟输出到芯片外端，并驱动模拟信号的寄生电容；其中，所述寄生电容包括所述驱动输出级的输入输出电容、邦线电容和片外仪器测量电容。
[0033]从上述技术方案可以看出，本发明的全局像元CMOS图像传感器系统架构及其信号传输方法，实现了图像传感器在1SOp (1920*1080 = 207万像素)超高清视频流下每秒钟60帧以上的数据流能力。
【附图说明】
[0034]图1为现有技术中5T全局像元的CMOS图像传感器像元结构的示意图；
[0035]图2为现有技术中图1中的CMOS图像传感器像元的控制信号时序图；其中，控制信号包括:EC、TG、SEL和RST，以及采样开关SI和S2 ；
[0036]图3为本发明5T全局像元的CMOS图像传感器像元结构的示意图；
[0037]图4为本发明图3中的CMOS图像传感器像元的控制信号时序图；其中，控制信号包括:TG、RST、PR、RS、PRECHARGE ；
[0038]图5为本发明5T全局像元CMOS图像传感器系统架构示意图。
【具体实施方式】
[0039]体现本发明特征与优点的一些典型实施例将在后段的说明中详细叙述。应理解的是本发明能够在不同的示例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及图示在本质上当作说明之用，而非用以限制本发明。
[0040]上述及其它技术特征和有益效果，将结合实施例及附图3-图5对本发明进行详细说明。本领域技术人员十分清楚，为了实现1080p (1920*1080 = 207万像素)超高清视频流下每秒钟60帧以上的数据流能力，意味着每秒钟需要传输2.07M*60 = 124.2M个像素，本发明高帧率CMOS图像传感器是基于5T全局像元实现。
[0041]请参阅图3，图3为本发明采用的5T全局像元的CMOS图像传感器像元结构的示意图。如图所示，整个像元包括5个NMOS晶体管(第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5)和I个感光二极管组成。
[0042]请参阅图4，图4为本发明图1中的CMOS图像传感器像元的控制信号时序图；其中，5T全局像元的控制信号包括:TG控制信号、RST控制信号、PR控制信号、RS控制信号和PRECHARGE控制信号。如图所示，TG控制信号、RST控制信号、PR控制信号、RS控制信号、PRECHARGE控制信号构成5T全局像元的工作时序如下:
[0043](I)、PR控制信号置高，第一晶体管Ml导通，使得感光二极管的电位保持与VPR —致，进行复位；
[0044](2)、RST控制信号置高，第三晶体管M3导通，使得FD点的电位保持与输入电压VDD 一致，进行复位；FD点的电位为第二晶体管M2的漏极或第三晶体管M3的源极的电位；
[0045](3)、PR控制信号与RST控制信号信号置低，曝光时间开始计
[0046](4)、在曝光时间即将结束之前，RST控制信号置高，第三晶体管M3导通，使得FD点再次复位，为后续FD点存储感光二极管的信号做准备；
[0047](5)、TG控制信号置高，第二晶体管M2导通，使得感光二极管的信号转移到FD点，然后TG控制信号置低，第二晶体管M2关闭，FD点存储感光二极管的信号；
[0048](6)、RS控制信号置高，第五晶体管M5导通，使得FD点存储的感光二极管信号经过作为源跟随器的第四晶体管M4和作为开关功能的第五晶体管M5传出到列级数据线上。
[0049]请参阅图5，图5为本发明的5T全局像元CMOS图像传感器系统架构示意图。在本发明的5T全局像元CMOS图像传感器系统架构1080p (1920*1080 = 207万像素)及其信号传输方法能实现超高清视频流下每秒钟60帧以上的数据流能力。
[0050]如图5所示，该系统架构包含的主要功能模块为:5T全局像元阵列区，5T全局像元第一尾电流模块(Current Tail)、TG控制信号译码模块、RST控制信号译码模块、PR控制信号译码模块、RS控制信号译码模块、PRECHARGE控制信号译码模块、列级数据(ColumnDECODER)线译码模块、输出驱动(Output Driver)级、偏置和激励电压提供模块、输入输出接口 PAD等模块组成。
[0051]其中，在本实施例中，5T全局像元阵列区由1920*1080即207万个5T全局像元组成，每个5T全局像元的构成和工作模式如上面图3和图4。5T全局像元在正常工作条件下，需要通过尾第一电流模块提供激励，也就是图3中的II。
[0052]在本发明的实施例中，为了实现低功耗和小面积，每列的5T全局像元共享一个尾电流，也就是说，整个5T全局像元2k行、Ik列一共有Ik个尾电流，每个尾电流的大小为I?20uA，优选地为5uA。
[0053]TG信号译码模块、RST控制信号译码模块、PR控制信号译码模块、RS控制信号译码模块、PRECHARGE控制信号译码模块按照图4的时序给出激励信号；其中，
[0054](I) PR控制信号、TG控制信号是全局信号，在5T全局像元CMOS图像传感器系统架构中像素阵列(Pixel Array)的PR控制信号、TG控制信号连接在一起，并由输入输出接口(PAD)的外部信号控制；
[0055](2) RST控制信号、RS控制信号和PRECHARGE控制信号是行信号，在5T全局像元CMOS图像传感器系统架构中RST控制信号、RS控制信号和PRECHARGE控制信号由DECODER控制信号供给入每行的像素阵列(Pixel Array)。
[0056]值得注意的是，全局像元CMOS图像传感器系统架构还包括PRECHARGE控制信号译码模块，该PRECHARGE控制信号译码模块连接在第五晶体管M5输出端和接地端之间，其包括相互串联的控制开关和第二尾电流模块，在每一次5T全局像元信号读取之前产生，通过控制开关和第二尾电流模块配合产生的短暂高电平，得到PRECHARGE控制信号。
[0057]也就是说，PRECHARGE控制信号的作用是在每一次5T全局像元信号读取之前产生，产生的形式为短暂高电平，是通过图3中的第二尾电流12和控制开关实现的。在图3中，每次5T全局像元信号读取前，PRECHARGE控制信号控制开关打开，第二尾电流12对输出端(即第五晶体管M5的漏极)放电，使得第五晶体管M5的漏极的电压短暂拉低至GND。这样做的目的是为了使得每次5T全局像元读取信号时，第五晶体管M5的漏极均处于一个参考电位水平(即接地端电平GND)，可以避免由于第η次5Τ全局像元信号大小对第η+1次5Τ全局像元信号读取而产生的寄生影响，即所谓的“Image Leg”效应。
[0058]当TG控制信号译码模块、RST控制信号译码模块、PR控制信号译码模块、RS控制信号译码模块、PRECHARGE控制信号译码模块按照图4时序给出激励信号后，整个5T全局像元阵列的控制信号分别被每一列的数据线(即图4中的列级数据线)读取时，可以通过列级数据(Column DECODER)线译码模块将Ik个控制信号依次传输给输出驱动(OutputDriver)级。输出驱动(Output Driver)级依次接收Ik个来自列级数据(Column DECODER)线译码模块的信号后，传输到芯片外端。
[0059]值得注意的是，输出驱动(Output Driver)级的主要功能有两个，一是将信号进行模拟输出，二是驱动模拟信号的寄生电容，该寄生电容包括驱动输出级看到的PAD电容、邦线(bonding wire)电容、片外仪器测量