GTX/GTP进行数据时钟恢复。GTX/GTP是Xilinx FPGA高数串行数据收发器IP核。在Master端的Virtex_6FPGA中，使用的是GTX，在Slave端的Artix-7FPGA中使用的是GTP。二者功能基本相同，可以将并行数据转化为高速串行数据进行发送，同时将接收的串行数据转化为并行数据，并从中恢复出时钟。数据时钟恢复过程如下！Master将8位并行数据传输给GTX，速度为125MHz，GTX对其进行8B10B编码，并串转换，同时将发送时钟与数据融合，融合后的串行数据率为1.25Gb/s。串行数据被光电转换模块转化为光信号，经光纤传输到Slave。Slave的光电转换模块将光信号重新转化为电信号，并由GTP单元进行串并转换，从中恢复出数据与时钟，然后进行8B10B解码，最终得到Master发送的数据和时钟。Slave也采用同样的办法将数据时钟发送到Master。在每次上电时，GTX和GTP接收数据和时钟的延迟会改变，可以使用GTX/GTP的bitslide功能，从GTX/GTP中读出其延迟变化值，标定上下行延迟。
[0063](二)、粗时间测量
[0064]基于传统的精确时钟同步协议(Precise Timing Protocol, PTP)，粗时间测量采用同步二进制计数器进行。在Master和Slave中，均有一个使用系统时钟驱动的同步计数器，本实施方案中，系统时钟频率为125MHz，每个周期此计数器值加1，用来记录当前时间。Master和Slave发送或接收同步应答帧时，产生时间戳脉冲，用此脉冲锁存计数器值，即得到粗时间，精度8ns。为了防止产生亚稳态现象，同时在时钟的上升沿和下降沿锁存计数器值，其中必然有一个值是准确的，通过比较时间戳脉冲和时钟上升沿之间的相位，若二者相近，则下降沿锁存值不存在亚稳态，采用下降沿锁存值，反之采用上升沿锁存值。
[0065](三)、细时间测量
[0066]如图2所示，Master发送同步帧，产生时间戳脉冲，其时间记为T1,同理其接收应答帧的时间为T4，Slave接收同步帧的时间为T2，发送应答帧的时间为T3。根据调相方法，^，!^!^的测量精度决定了同步精度。在PTP协议中，当时间戳脉冲到来时，只采用计数器进行测量，精度仅为一个时钟周期，为提高精度，本发明采用数字双混频鉴相器(DDMTD)配合计数器进行时间测量，其中计数器测量整周期部分，精度8ns，为粗时间；超出部分采用DDMTD进行测量，为细时间，两者结合，即可得到准确的时间。
[0067]T1, T2, T3, Τ4φ, T丨为Master发送同步帧的时间，Master发送同步帧时，其时间戳脉冲和系统时钟同步，因此其细时间为0，不需要采用DDMTD测量。1~2为Slave接收同步帧的时间，Slave接收同步帧时，其时间戳脉冲和恢复时钟同步，而计数器为Slave系统时钟驱动，则细时间为系统时钟和恢复时钟之间的相位差。根据图2，Slave恢复时钟经PLL延迟后的到系统时钟，即细时间为PLL延迟值，可直接读出。同理，Slave发送应答帧时间T3，细时间为发送时钟与系统时钟之间的相位差，即为一个时钟周期减去PLL延迟值。1\为Master接收应答帧时间，其时间戳脉冲与Master恢复时钟同步，而计数器为Master系统时钟驱动，故细时间为Master恢复时钟与系统时钟之间的相位差，此相位差采用DDMTD测量。
[0068]如图3所示，将Master恢复时钟与系统时钟输入DDMTD，然后采用一频率接近系统时钟的参考时钟对其进行采样。本实施方案中，参考时钟频率为系统时钟的1279/1280，采样输出相当于对被测试中进行周期放大，放大倍数A和参考时钟与被测时钟的频率接近程度有关，此处即为1280倍。
[0069]A 一 Tclk/ (Tclk fx_Tclk)
[0070]经周期放大后，恢复时钟和系统时钟之间的相位差也随之放大，当系统时钟的上升沿到来时，计数器开始计数，当恢复时钟的上升沿到来时，计数器停止计数。计数器的值M反映了相位差Φ。
[0071]Φ = M*Tclk/A
[0072]DDMTD的理论测量精度为12.5ps。但为了减少时钟jitter造成的影响，对相位差进行六万多次测量再求平均值，可有效提高测量精度。相较于测量精度较高的基于FPGA进位链的TDC，DDMTD更加节省资源与成本，逻辑简单方便。
[0073](五)、FPGAPLL调相
[0074]如图4所示，Xilinx FPGA内部集成有PLL，具有动态调相功能，可以调整输入时钟的相位，再输出。SIave接收串行数据并恢复出时钟后，经PLL调相产生系统时钟，系统时钟经过另一对称的PLL，产生发送时钟，经光纤返回Master。FPGA PLL调相精度为可达15ps，调相范围为0-360度。PLL工作时，PSCLK输入时钟信号，用来同步控制信号，若要增加输出时钟延迟，则将PSINCDEC信号置1，同时将PSEN信号置1，保持一个时钟周期，PLL输出时钟延迟增加一个步长，约为15ps。反之，PSINCDEC置零，PSEN信号置1，则PLL输出时钟延迟减少一个步长。重复以上操作，即可调整时钟到所需相位值。相比使用逻辑控制外部VCXO进行调相，其特点是结构简单，使用方便，精度高。同时，在下行路径和上行路径各加一个PLL调相，保持上下行路径对称，当slave温度改变时，可使上下行延迟的温漂保持一致，减小调相误差。
[0075](六)、增量调节方法
[0076]如图6所示，未进行时间同步时，Master与Slave存在时间差Irffsrt,若要将时间差调为0，首先需要调整Slave端计数器值，其次还要调整Slave系统时钟的相位。Slave系统时钟由Master时钟经光纤传输得到，其相位由光纤和电子学延迟决定。
[0077]如图5所示，时钟和数据通过光纤从Master传输到Slave，需要经过电子学和光纤的延迟，称之为下行延迟Tdelay d_，Slave将时钟返回Master，同样需要经过光纤和电子学延迟，称之为上行延迟Tdelay up，上行延迟与下行延迟之和，为往返延迟Tdelay t(rtal。电子学延迟分为Master和Slave两部分，在实际使用中，Slave和光纤所处环境的温度非常有可能变化，导致上下行延迟产生温漂，进一步的，往返延迟也随温漂而变化。根据对光纤温漂和Slave电子学温漂的研宄，本发明采用增调调节方法进行相位动态调节。在某一环境温度下，标定出下行延迟，并进行调节，当温度变化时，计算其延迟增量，采用增量调节方法，进行调相。如图2所示，在时间测量中，测得T1, T2，T3，T4，可由以下公式计算下行延迟Tdelay—dOTn和上行延迟T
delay_up°
[0078]Tdelay down — T 2_T「Toffset
[0079]Tdelayup=T4-1^offset
[0080]其中，Toffset^ Slave和Master之间的时间差，贝丨」上下行延迟和T delay—t()tal为，
[0081 ] Tde]_ay—total T delay—up+Tdelay—down
[0082]Tdelay total= T ^+T2-T1
[0083]在恒温环境下，下行延迟和上行延迟保持不变，若环境温度改变，将往返延迟减去标定的延迟值，得到延迟值的温漂，其中往返延迟温漂为上下行温漂之和。
[0084]Δ Tdelay total — Δ T (Jeiay up+ Δ Tdelay down
[0085]根据对光纤温漂和基于对称FPGA PLL调相的Slave电子学温漂的研宄，Tdelay up,Tdelay-d。?中光纤和采用对称FPGA PLL调相的Slave延迟随温度变化近似线性变化，则有
[0086]Tdelay down= k !t+V t+bi
[0087]Tdelay up= k 2