位数量。如上所述，这个数量或可例如是7。
[0030]本发明所描述的一个隐性位计数器26的例子因此或可由一个时钟信号计时，其中该信号的时钟频率低于输入位信号30内的CAN ro帧的高位速率。这对于具有一个由时钟信号计时的CAN位流处理器特别适用，其中该信号的时钟频率低于所述高位速率。在这种情况下，相同时钟信号或可被用于计时CAN位流处理器12和包装单元14。此外，即使在CAN位流处理器12以一个足以高的时钟速率被计时以基本上处理输入位信号30内的CAN Π)帧的高位速率部分的实现中，以较低时钟频率操作包装单元14可能节省功率。
[0031]图2显示了一个位流处理装置10的一个例子，该例子基本上不同于图1所示的例子，这仅仅是因为CAN FD帧开始检测器20被排列以从CAN位流处理器12接收输入位流30而不是一个信号，并且被排列以检测直接来自输入位流30的任何CAN FD帧开始。
[0032]现在转向图3，图3描述了一个由位延伸器h执行的位延伸操作的一个例子。在该例子中，输入位流30包括一个在时间tl和t2之间传输并且具有一个等于t2-tl的位传输时间T_HDR的显性位。在该例子中，显性位接续一个隐性位(从t0传输到tl)。因此，显性位延伸器24可能产生一个调节输入位流46，其中，位于输入位流30内的tl和t2之间的显性位被转换成一个在时间tl和t3之间传输的延伸显性位。该延伸显性位具有一个位传输时间1'_5了1?=t3-tl，它或可比输入位流30内的原始显性位的位传输时间T_HDR长以确保隐性位计数器26复位隐性位计数以响应于位于调节输入位流46内的延伸显性位。应指出，本发明所描述的位延伸操作可能省略由输入位流30传送的信息的一部分。例如，在图3的例子中，位于时间t2和t3之间的输入位流30的隐性位不被转换成调节输入位流46。这种信息损失可能没有结果，因为包含在CAN FD帧中的数据不旨在被CAN位流处理器12所处理。
[0033]图4的流程图说明了操作一个CAN位流处理器，例如图1和2所示的CAN位流处理器12的一个例子。在该例子中，在输入位流30内检测了一个CAN FD帧开始(框4.1)。因此，输入位流30没有被提供给CAN位流处理器12(框4.2) XAN位流处理器12因此可能被防止接收包含在CAN Π)帧中的任何其它数据。因此，CAN位流处理器12或可没有被促使采取任何行动以响应于CAN FD帧。尤其是，它或可例如保持在低功率模式并且可能不触发错误消息。
[0034]CAN Π)帧结束随后或可在输入位流30内被检测(框4.3) <ΧΑΝ Π)帧结束或可例如通过使用CAN FD帧结束检测器22在输入位流30内检测一连串，例如连续7个隐性位而被检测。作为响应，输入位流30或可被提供给CAN位流处理器12(框4.4)。操作序列(框4.1-框4.4)或可循环重复。
[0035]图5示意性地显示了一种检测一个CANΠ)帧结束的方法。所述方法可能包括以下操作:接收一个输入位流(框5.1);延伸输入位流的显性位(框5.2)，从而产生一个调节输入位流；以位计数器速率采样所述调节输入位流(框5.3);复位或递增所述隐性位计数以依赖于所述采样位流的每个位(框5.4);以及通过确定隐性位计数已达到CAN Π)协议的一个帧结束域的隐性位数量来检测一个CAN ro帧结束(框5.5)。帧结束域内的隐性位数量或可例如是7。然而，在CAN FD协议变体中，显示了CAN Π)帧结束特征的连续隐性位数量或可小于或大于7。
[0036]在前面的说明中，参照本发明实施例的特定例子已经对本发明进行了描述。然而，很明显各种修改和变化或可在不脱离附属权利要求中所陈述的本发明的宽范围精神及范围的情况下被做出。
[0037]本发明所讨论的连接或可是任何类型的连接。该连接适于将信号从或传输到各自的节点、单元或器件，例如通过穿孔中间器件。因此，除非暗示或说明，连接，例如，可能是直接连接或间接连接。连接或可被说明或描述，涉及到是一个单一连接、一组多个连接、单向连接、或双向连接。然而，不同实施例可能改变连接的实现。例如，可以使用单独单向连接而不是双向连接，反之亦然。此外，一组多个连接或可被替换为一个连续地或以一个时间多路复用方式传输多个信号的单一连接。同样地，携带多个信号的单一连接或可被分离成各种不同的携带这些信号的子集的连接。因此，存在传输信号的许多选项。
[0038]关于具体导电类型或电位极性，虽然本发明已被描述，技术人员知道导电类型和电位极性或可是相反的。
[0039]本发明所描述的每个信号或可被设计为正逻辑或负逻辑。在一个负逻辑信号的情况下，所述逻辑真状态相当于一个逻辑电平0的地方所述信号是低活性。在一个正逻辑信号的情况下，所述逻辑真状态相当于一个逻辑电平1的地方所述信号是高活性。注意，本发明说所描述的任何信号可以被设计为负逻辑信号或正逻辑信号。因此，在替代实施例中，那些被描述为正逻辑信号的信号或可被实施为负逻辑信号，以及那些被描述为负逻辑信号的信号或可被实施为正逻辑信号。
[0040]此外，当将一个信号、状态位、或类似的装置分别变为其逻辑真或逻辑假状态时，术语“明确肯定”或“设置”以及“否定”(或“非明确肯定”或“清除”)在本发明中被使用。如果逻辑真状态是一个逻辑电平“1”，逻辑假状态是一个逻辑电平“0”。如果逻辑真状态是一个逻辑电平“0”，逻辑假状态是一个逻辑电平“1”。
[0041 ]与位流相关联的位传输时间是位流的位速率的倒数。换句话说，就是一个周，即位流的特定位被电压电平所表示。
[0042]本领域所属技术人员将认识到逻辑块之间的界限仅仅是说明性的并且替代实施例可能合并逻辑块或电路元素或在各种逻辑块或电路元素上强加一个替代的分解功能。因此，应了解本发明描述的架构仅仅是示范的，并且事实上实现相同功能的很多其它架构可以被实现。例如，包装单元14或可被集成在CAN位流处理器12中。而且，栅单元16和栅控制单元18或可被集成在栅单元16中。
[0043]为实现相同功能的任何元件的排列是有效地“关联”以便所需的功能得以实现。因此，为实现一个特定功能，本发明中结合在一起的任何两个元件可以被看作彼此“相关联”以便所需的功能得以实现，不论架构还是中间元件。同样地，如此关联的任何两个元件还可以被认为是彼此被“可操作连接”或“可操作耦合”以实现所需的功能。
[0044]此外，本领域所属技术人员将认识到上述描述的操作之间的界限只是说明性的。多个操作或可组合成一个单一的操作，一个单一的操作或可分布在附加操作中，并且操作或可至少在时间上部分重叠被执行。而且，替代实施例可能包括一个特定操作的多个实例，并且操作的顺序在各种其它实施例中会改变。
[0045]又如，在一个实施例中，说明的例子或可被作为位于一个单一集成电路上的电路或在一个相同器件内的电路被实现。例如，CAN位流处理器12和包装单元14或可位于一个单一集成电路上，正如图1所示。或者，所述例子或可作为任何数量的单独集成电路或以一种合适的方式彼此相联接的单独器件被实现。例如，包装单元14的一个或多个功能单元或可被连或以其它方式耦合于CAN位流处理器12，但位于一个单独集成电路上(未显示)。
[0046]又如，例子或其中的一部分可能作为物理电路的软或代码表征被实现，或作为能够转化成物理电路的逻辑表征，例如在任何合适类型的硬件描述语言中被实现。
[0047]此外，