专利名称：布线基板和采用其的半导体器件的制作方法
技术领域：
本发明涉及用于半导体元件的封装基板等的布线基板和采用其的半导体器件。
背景技术：
半导体元件的封装基板，要求具有高密度的布线。因此，多采用具有在内层布线板(芯基板)的两面或单面交替叠层绝缘层和布线层的组合结构的多层布线基板(叠层基板)。在叠层间的连接中使用通路。为了与半导体元件的小型化、高集成化等对应，有信号类通路的直径更微细化的倾向。
即，为了通过增加在半导体元件周边部的信号布线区域上的突点(信号突点)的列数，避免层数增加造成的成本上升，需要在信号突点间(在封装基板侧，焊盘间)使布线通过。因此，在使信号布线微细化的同时，要求使通路直径微细化。尤其，随着信号突点的排列数的增加，由于在信号突点间(在封装基板侧，焊盘间)通过的信号数增多，因此信号类通路直径有更加微细化(小直径化)的倾向。
另外，在电源类通路中谋求降低电感。为此，一直在研究采用叠层通路(Stacked Via)结构(例如，参照特开2003-264253号公报)。叠层通路是直线地多段叠加通路，能够缩短布线距离。叠层通路对于降低电感是有效的。对此，与通常的信号类通路同样，在偏移配置通路的位置的情况下，需要按偏移的距离部分的余量布线。因此，不能避免增加电感。如此，在电源类通路中叠层通路是有效的，其应用在扩大。
叠层基板上的通路直径，在各层一般规定相同。这是因为，在叠层的形成工序中，统一利用激光加工等在绝缘层形成通路孔时的加工条件。如此，规定叠层基板的通路直径在各层中相同，具体的通路直径由信号类通路的直径决定。因此，即使在采用叠层通路结构的电源类通路中，其通路直径也能够随着信号类通路的微细化而小直径化。
如上所述，在作为半导体元件的封装基板使用的叠层基板中，虽然在电源类通路叠层通路是有效的，但是随着信号类通路的微细化，构成叠层通路的通路也有小直径化的倾向。叠层通路与通常的通路(偏移位置地配置的通路)，应力容易集中。因此，因在封装基板上搭载半导体元件时产生的热应力或基于半导体元件的工作温度的热应力，小直径化的叠层通路容易破断。尤其，在将叠层通路用于电源类通路的情况下，容易随着通路直径的小直径化发生破断。
发明内容
本发明的一方式的布线基板，具备，具有通孔部的内层布线板；和多层叠层，叠层形成在所述内层布线板的至少一方的主面上，并且具有与所述通孔部电连接的通路；其特征在于所述多层叠层，具有直线地多段叠加所述通路的叠层通路，并且所述叠层通路具有比构成其的其它通路的通路径大的大直径通路。
本发明的另一方式的布线基板，具备，具有通孔部的内层布线板；和多层叠层，叠层形成在所述内层布线板的至少一方的主面上，并且具有与所述通孔部电连接的通路；其特征在于所述多层叠层，具有直线地多段叠加所述通路的叠层通路，并且所述叠层通路由通路直径比同一层内的其它通路大的大直径通路构成。
本发明的一方式的半导体器件，其特征在于，具备上述本发明的方式的布线基板；半导体元件，搭载在所述布线基板的所述叠层上，并且与所述通路电连接。
参照
本发明，但这些附图只是为图解而提供的，无论如何也不限定本发明。
图1是表示本发明的第1实施方式的布线基板的构成的剖面图。
图2是放大表示图1所示的布线基板的主要构成的剖面图。
图3是表示本发明的第2实施方式的布线基板的主要构成的剖面图。
图4是表示根据本发明的一实施方式的半导体器件的构成的剖面图。
具体实施例方式
下面，参照
实施本发明的方式。另外，以下，参照
本发明的实施方式，但这些附图只是为图解而提供的，本发明不局限于这些附图。
图1是表示本发明的第1实施方式的布线基板的构成的剖面图。图2是放大表示其主要部位的剖面图。这些图所示的布线基板1，具备内层布线板3，内层布线板3具有在通孔内形成导体层的通孔部(通孔导通部)2。内层布线板3，采用玻璃环氧树脂基板、粘胶类马来酰亚胺(BT)树脂基板、聚酰亚胺树脂基板、氟类树脂基板等树脂基板。
构成内层布线板3的树脂基板具有通孔。在包括通孔的内面的树脂基板的表面实施镀铜等，形成所要求图形的导体层(布线层)。如此，构成具有通孔部2的内层布线板3。另外，内层布线板3本身也可以具有多层布线结构。如此的内层布线板3具有作为芯基板的功能，在其两主面上分别叠层形成多层叠层4。
图1及图2表示在内层布线板3的各主面上分别3层叠层叠层4的结构。即，在内层布线板3的一方的主面(元件搭载面侧)上，如图2所示，叠层形成第1层叠层4A、第2层叠层4B及第3层叠层4C。内层布线板3的其它的主面侧也形成同样的构成。另外，叠层4的叠层数也不局限于此，可根据信号布线数或布线图形等适宜设定。叠层4也可以只形成在内层布线板3的一方的主面上。
多个叠层4，分别具有绝缘层5和布线层(导体层)6。依次叠层上述绝缘层5和布线层6，同时通过用通路7电连接各层布线层6间，利用多个叠层4形成多层布线结构。在叠层4的形成工序中，例如能够采用半叠加法或全叠加法等叠加法。
例如在采用半叠加法时，在内层布线板3的各面上形成绝缘层5。在绝缘层5上，例如用激光加工形成通路孔。对包括通路孔内的绝缘层5的表面实施化学镀铜。作为镀层形成化学镀铜层。通过包括通路孔内地实施电镀铜，形成通路7及布线层6。通过根据叠层数，多次重复实施如此的绝缘层5和包括通路7的布线层6的形成工序，形成多个叠层4。
在具有叠层4的布线基板(叠层基板)1的元件搭载面1a侧，形成连接在由布线层6、通路7及通孔部2构成的内部布线上的电极焊盘(4C焊盘)8。另外，在与布线基板1的元件搭载面1a的相反侧的面即连接面1b侧，形成与内部布线连接的外部连接端子9。电极焊盘8和外部连接端子9，通过由布线层6、通路7、通孔部2等形成的内部布线电连接。在外部连接端子9上采用软焊料突点或Au突点等金属突点。
布线基板1的元件搭载面1a侧，具有相当于元件中央部的电源区域X和相当于元件周边部的信号布线区域Y。在叠层4的电源区域X，作为电源类通路形成叠层通路10。叠层通路10是直线状叠加多个通路7形成的。具体如图2所示，具有直线状叠加在设在各叠层4A、4B、4C上的通路10A、10B、10C的结构。由于叠层通路10能够缩短布线距离，所以对于谋求降低电感的电源类布线是有效的。另外，信号布线区域Y，为了进行信号布线的引绕，具有偏移位置地配置的通路7。
构成电源类通路的叠层通路10，如前所述，与通常的通路相比，应力易集中，容易因搭载元件时或实际工作时产生的热应力等而产生破断。尤其，基于布线基板1和搭载元件(半导体元件)的热膨胀类数的差，容易对存在元件搭载面1a侧的电极焊盘8的正下面的通路，即在设在位于最上层的第3层的叠层4C上的通路10A，施加最大应力。
因此，在本实施方式的布线基板1上，如图2所示，使设在最上层的叠层4C上的通路10C的通路直径D1，大于设在其它2层的叠层4A、4B上的通路10A、10B的通路直径D2。即，通路10C规定为通路直径大于其它通路10A、10B的大直径通路。另外，通路的形状，一般形成下侧的直径小于上侧的直径的锥状(截锥形状)。此处规定的通路直径以上侧的直径为基准(下同)。
通过使施加最大应力的通路10C的通路直径D1，大于其它通路10A、10B的通路直径D2(D1＞D2)，能够基于通路直径缓和通路10C上的应力。即，能够通过增大通路10C的面积，缓和应力集中。因此，能够抑制起因搭载元件时或实际工作时的热应力等的叠层通路10的破断。大直径通路(通路10C)的具体的通路直径，可根据应力集中的程度或信号通路的通路直径等适宜设定。
例如，信号类通路的通路/通路凸缘的直径设定为60/100μm。以此为基准，在通路10A、10B的通路/通路凸缘的直径设定为与信号类通路相同的情况下，大直径通路(通路10C)的通路/通路凸缘的直径，例如为70/110μm。例如，在信号类通路的通路直径为50～60μm的范围时，优选，大直径通路10C的通路直径D1，相对于通路10A、10B的通路直径D2，设定在1.2倍或以上。即，优选，满足1.2D2≤D1的通路直径D1。如果大直径通路10C的通路直径D1小于1.2D2，不能充分缓和应力集中。优选，大直径通路10C的通路直径D1，在基板设计的容许范围内尽量增大。
如上所述，在用叠层通路10构成电源类通路时，通过将施加最大应力的最上层的叠层4C的通路10C设定为大直径通路，能够抑制应力集中造成的叠层通路10的破断。由此，能够谋求降低布线基板1的不良发生率及提高可靠性。即，能够提供大幅度提高搭载半导体元件时的可靠性的布线基板1。如此的布线基板1非常适合用作半导体元件的封装基板。
此处，作为大直径通路的通路，不一定局限于位于最上层的叠层4C的通路10C。例如，根据叠层4或内层布线板3的结构，有时对设在位于最下层的第1层的叠层4A上的通路10A施加最大应力。即，因设在内层布线板3的表面上的Cu布线和构成叠层4的绝缘树脂层5的热膨胀类数的差，以及叠层4的层数等的影响，有时对设在最下层的叠层4A上的通路10A施加最大应力。在此种情况下，优选将最下层的叠层4A的通路10A规定为大直径通路。
优选，大直径通路用于施加最大应力的叠层的通路。大直径通路不局限于位于最上层或最下层的叠层4C、4A的通路10C、10A。在施加最大应力的通路是设在上述以外的叠层上的通路的情况下，也可以将成为对像的通路规定为大直径通路。在成为电源类通路的叠层通路10上，在只将施加最大应力的通路设定为大直径通路的情况下，能够用与信号类通路相同的条件加工其它通路。因此，能够抑制大直径通路加工所需成本的上升(通路直径变更造成的成本上升)。
下面，参照图3说明本发明的第2实施方式的布线基板。图3是表示本发明的第2实施方式的布线基板的主要构成的剖面图。另外，第2实施方式的布线基板20的整体构成，与第1实施方式相同，基本上具有与图1所示的布线基板1相同的构成。此外，对于与图1及图2相同的部分，附加同一符号，并部分省略说明。
第2实施方式的布线基板20，与第1实施方式同样，具有在内层布线板3的一方的主面(元件搭载面侧)上，依次叠层形成的3层叠层4，即具有第1层叠层4A、第2层叠层4B及第3层叠层4C。内层布线板3的连接面侧省略图示，但与元件搭载面侧同样，叠层形成3层叠层。
布线基板20的元件搭载面20a侧，具有相当于元件中央部的电源区域X和相当于元件周边部的信号布线区域Y。电源区域X，作为构成电源类布线的通路具有叠层通路21。叠层通路21构成电源类通路。叠层通路21，是直线状叠加设在各叠层4A、4B、4C上的通路21A、21B、21C的结构。
为了在信号布线区域Y进行信号布线的引绕，设置偏移位置地配置的信号类通路(构成信号布线的通路)22。信号布线区域Y，为了向外周部(元件的外侧)引出位于元件内周部侧的信号突点，需要在电极焊盘8间使布线通过。如果配置信号突点的突点列数多，为了避免层数增加造成的成本上升，增加通过该部分电极突点8间的信号布线数。因此，与信号布线微细化同时，要求信号类通路22(包括通路凸缘)小直径化。
对此，相当于元件中央部的电源区域X，与上述的信号布线区域Y不同，不需要引出布线。因此，与信号布线区域Y相比，能够加大通路直径/通路凸缘的直径。因此，容易引起应力集中的叠层通路21，具有叠加通路直径大于同一层内的其它通路的大直径通路的结构。即，构成成为电源类通路的叠层通路21的各通路21A、21B、21C，都具有比同一叠层4内的信号类通路22的通路直径D3大的通路直径D1。用如此的大直径通路构成叠层通路21。
通过使构成引起应力集中的叠层通路21的各通路21A、21B、21C的通路直径D1，大于同一层内的其它通路即信号类通路22的通路直径D3(D1＞D3)，能够基于通路直径(通路面积)缓和向叠层通路21的应力集中。因此，能够抑制起因搭载元件时或实际工作时的热应力等的叠层通路21的破断。构成叠层通路21的大直径通路(通路21A、21B、21C)的具体的通路直径，可根据应力集中的程度或信号通路22的通路直径等适宜设定。
例如，在将信号类通路22的通路/通路凸缘的直径设定为60/100μm时，大直径通路(通路21A、21B、21C)的通路/通路凸缘的直径规定为70/110μm。例如，在信号类通路22的通路直径为50～60μm的范围时，优选，大直径通路21A、21B、21C的通路直径D1，相对于信号类通路22的通路直径D3，设定在1.2倍或以上。即，优选，满足1.2D3≤D1的通路直径。如果大直径通路21A、21B、21C的通路直径D1小于1.2D3，不能充分缓和叠层通路21的应力集中。优选，大直径通路21A、21B、21C的通路直径D1，在基板设计的容许范围内尽量大。
如上所述，在电源类通路采用叠层通路21时，通过用能够缓和应力集中的大直径通路21A、21B、21C形成叠层通路21，能够抑制叠层通路21的破断。通过用大直径通路21A、21B、21C构成叠层通路21整体，能够更加提高对应力的耐性。另外，能够更加降低电源类布线的电感。由此，能够谋求降低布线基板20的不良发生率及提高可靠性。即，能够提供大幅度提高搭载半导体元件时的可靠性的布线基板20。布线基板20非常适合用作半导体元件的封装基板。
接着，参照图4说明根据本发明的一实施方式的半导体器件。图4是表示根据本发明的一实施方式的半导体器件的构成的剖面图。该图所示的半导体器件30，作为封装基板31，具备根据所述第1实施方式的布线基板1或第2实施方式的布线基板20。在封装基板31的元件搭载面31a上，倒装片接合半导体元件32。由此，构成半导体器件(半导体封装)30。
封装基板31和半导体元件32，通过配置在封装基板31(1、20)的电极焊盘8和省略半导体元件32的图示的端子的之间的金属突点33，进行电连接及机械连接。半导体元件32的电源端子，通过具有封装基板31(1、20)的叠层通路34(10、21)的电源类布线，连接在片电容35上。半导体元件32的电源端子通过片电容35进而连接在电源装置上。在封装基板31和半导体元件32的之间，充填、固化下充填树脂36。
上述实施方式的半导体器件30，由于将叠层通路34(10、21)用于封装基板31的电源类布线，所以能够有效地降低电源类布线的电感。除此以外，抑制构成电源类布线的叠层通路34的起因元件搭载时或实际工作时的热应力等的破断。由此，能够谋求降低半导体器件30的不良发生率及提高可靠性。即，能够提供，除基于电源类布线的低电感化降低开关噪音外，还大幅度提高对热应力等的可靠性的半导体器件30。
另外，本发明不局限于上述的实施方式，也能够用于具有叠层通路的各种布线基板、及在其上搭载半导体元件的各种半导体器件。对于如此的布线基板及半导体器件，也包含在本发明中。在本发明的实施阶段，在不脱离本发明的范围内，能够实施多种变更。此外，尽可能地适宜组合实施各实施方式，在此种情况下，能够得到组合效果。另外，在上述实施方式中，包括各阶段的发明，通过适宜组合公开的多个构成要素，可得出多种发明。
权利要求
1.一种布线基板，具备，具有通孔部的内层布线板；和多层叠层，其叠层形成在所述内层布线板的至少一方的主面上，并且具有与所述通孔部电连接的通路；其特征在于所述多层叠层，具有直线地多段叠加所述通路的叠层通路，并且所述叠层通路具有通路直径比构成其的其它通路大的大直径通路。
2.如权利要求1所述的布线基板，其特征在于所述叠层通路构成电源类布线。
3.如权利要求1所述的布线基板，其特征在于所述大直径通路配置在所述多个叠层的元件搭载面侧的最上层或最下层。
4.如权利要求1所述的布线基板，其特征在于在将所述大直径通路的通路直径设定为D1、将其它的通路的通路直径设定为D2时，所述大直径通路具有满足1.2D2≤D1的通路直径D1。
5.一种布线基板，具备，具有通孔部的内层布线板；和多层叠层，其叠层形成在所述内层布线板的至少一方的主面上，并且具有与所述通孔部电连接的通路；其特征在于所述多层叠层，具有直线地多段叠加所述通路的叠层通路，并且所述叠层通路由通路直径比同一层内的其它通路大的大直径通路构成。
6.如权利要求5所述的布线基板，其特征在于所述叠层通路构成电源类布线。
7.如权利要求6所述的布线基板，其特征在于构成所述电源类布线的所述大直径通路，通路直径大于构成信号类布线的所述其它通路。
8.如权利要求5所述的布线基板，其特征在于在将所述大直径通路的通路直径设定为D1、将所述其它的通路的通路直径设定为D3时，所述大直径通路具有满足1.2D3≤D1的通路直径D1。
9.一种半导体器件，其特征在于具备，布线基板，其具备具有通孔部的内层布线板，和多层叠层，其叠层形成在所述内层布线板的至少一方的主面上，并且具有与所述通孔部电连接的通路；和半导体元件，其搭载在所述布线基板的所述叠层上，并且与所述通路电连接；所述多层叠层，具有直线地多段叠加所述通路的叠层通路，并且所述叠层通路具有通路直径比构成其的其它通路大的大直径通路。
10.如权利要求9所述的半导体器件，其特征在于所述叠层通路构成电源类布线，与所述半导体元件的电源端子电连接。
11.一种半导体器件，其特征在于具备，布线基板，其具备具有通孔部的内层布线板，和多层叠层，其叠层形成在所述内层布线板的至少一方的主面上，并且具有与所述通孔部电连接的通路；和半导体元件，其搭载在所述布线基板的所述叠层上，并且与所述通路电连接；所述多层叠层，具有直线地多段叠加所述通路的叠层通路，并且所述叠层通路由通路直径比同一层内的其它通路大的大直径通路构成。
12.如权利要求11所述的布线基板，其特征在于所述叠层通路构成电源类布线，与所述半导体元件的电源端子电连接。
全文摘要
本发明提供一种布线基板，具备具有通孔部的内层布线板。在内层布线板的至少一方的主面上，叠层形成多层叠层。这些叠层，例如作为电源类通路具有直线地多段叠加通路的叠层通路。叠层通路具有通路直径比构成其的其它通路大的大直径通路。或者，叠层通路，由通路直径比同一层内的其它通路大的大直径通路构成。
文档编号H05K1/11GK1744791SQ20051009351
公开日2006年3月8日 申请日期2005年8月26日 优先权日2004年8月31日
发明者三浦正幸, 加藤克人, 池边宽 申请人:株式会社东芝