专利名称：布线基板及使用该布线基板的半导体器件的制作方法
技术领域：
本发明涉及在例如带载基板那样的柔软的绝缘性基材上排列了导体布线、且在各导体布线上形成了用于与半导体芯片连接的突起电极的布线基板，以及使用了该布线基板的半导体器件。
背景技术：
使用了带载基板(tape carrier substrate)的封装模块被称为COF(Chip On Film薄膜上芯片)封装。带载基板的主要构件，包括具有挠性的绝缘性薄膜基材以及在该薄膜基材上形成的多条导体布线。COF是通过将半导体芯片搭载于这样的带载基板上、且将电极焊盘与半导体芯片连接来安装半导体芯片而制作成的。
在位于带载基板上的搭载半导体芯片的区域的导体布线的端部区域、即在内引线上形成有突起电极的构造，在(日本)特开2004-327936号公报中已有记载。通过突起电极将带载基板的导体布线与半导体芯片的电极焊盘(pad)连接起来，可提高半导体芯片安装的连接可靠性。通常，薄膜基材使用聚酰亚胺(polyimide)，而导体布线以及突起电极使用铜。根据需要在导体布线的预定部分形成金属镀膜。
COF，例如应用于液晶板等显示板驱动用驱动器的安装，图5表示用于显示板驱动用驱动器的安装的带载基板的一例。图6表示在该带载基板上安装了半导体芯片的状态的剖视图。
在图5中，1为挠性的绝缘性基材，半导体芯片2及半导体芯片2上所设置的电极焊盘3用虚线表示。在绝缘性基材1上的半导体芯片2的搭载区域，配置有内引线(inner lead)4a～4d。内引线4a～4d为在绝缘性基材1上所设置的导体布线的一部分，另一端形成外部端子(图中未示出)。在内引线4a～4d的端部设置有突起电极5。各突起电极5如图6所示，与半导体芯片2的电极焊盘3相对配置，电极焊盘3与内引线4a～4d通过突起电极5相连接。内引线4a～4d与半导体芯片2的接合部用保护树脂14密封。
通常，这样的用于构成输入输出双向的双列直插封装(DIP)的带载基板，在用于显示板驱动用驱动器这样的情况下，其输入端子数与输出端子数存在显著的差别。如图5所示，内引线4a、4b为输出侧、内引线4c、4d为输入侧。例如，输入侧排列60～80个端子，而输出侧排列400～800个端子。
如图7所示，在将半导体芯片2安装到该带载基板上时，将带载基板放置于贴片台(bonding stage)10上，由贴片头(bonding tool)11保持芯片2，进行面朝下(face-down)贴片。利用贴片头11并通过加压、加热(约250℃)、以及施加箭头X方向的超声波振动，使突起电极5与半导体芯片2的电极焊盘接合。
在像上述那样将半导体芯片面朝下贴装在带载基板上而进行安装时，伴随着加压、加热及超声波振动的施加，应力将集中于内引线与突起电极的界面，容易发生内引线断线。特别是对于半导体芯片端部所对应的内引线，以及以宽节距(pitch)排列的内引线而言，应力集中于内引线与突起电极的界面，从而容易发生断线。
图5的内引线被分为输出侧中央部12a的内引线4a、输出侧端部12b的内引线4b、输入侧中央部13a的内引线4c、输入侧端部13b的内引线4d。
在输出侧中央部12a的布线密度较高，内引线4a以均匀的节距排列。输出侧端部12b的内引线4b、以及输入侧端部13b的内引线4d同内引线4a相比，形成得较粗。这是为了抑制断线，因为如上所述，在半导体芯片的端部所对应的内引线上，应力易集中于内引线与突起电极的界面。
在输入侧中央部13a，如上所述，半导体芯片的电极焊盘以宽节距排列，因此所对应的内引线4c的布线密度较低，内引线4c并非以均匀的节距排列。因此，在宽节距部分，在将半导体芯片安装到带载基板上时伴随着加压、加热以及超声波振动的施加而产生的引力集中，从而使得内引线的断线显著增加。
发明内容
本发明的目的在于提供一种布线基板，在半导体芯片的电极焊盘以宽节距排列时，可缓和由于内引线的突起电极的排列而产生的、半导体芯片安装时向内引线的应力集中，抑制内引线的断裂。
本发明的布线基板具有挠性的绝缘性基材；多条导体布线，排列在上述绝缘性基材上，由配置在搭载半导体芯片的区域的端部形成内引线；及突起电极，设置在各上述导体布线的上述内引线上。为解决上述问题本发明的布线基板的特征在于具有伪内引线，被配置为以对应于上述内引线的形状及节距与上述内引线排成列，且设置有与上述突起电极对应的伪突起电极；一条主干导体布线，与一条或相邻的多条上述伪内引线的组对应起来设置；及分支布线，从上述主干导体布线分支，与对应的组的各上述伪内引线连接。
图1是实施方式1的布线基板的俯视图。
图2是为了说明实施方式2的布线基板的作用而进行对比的布线基板的俯视图。
图3是用于说明实施方式2及3的布线基板的结构的俯视图。
图4是用于说明实施方式4及5的布线基板的结构的俯视图。
图5是以往例的布线基板的俯视图。
图6是表示在图5的布线基板上安装了半导体芯片的半导体器件的剖视图。
图7是表示将半导体芯片安装到布线基板上时的接合工序的剖视图。
具体实施例方式
本发明的布线基板具有挠性的绝缘性基材；多条导体布线，排列在上述绝缘性基材上，由配置在搭载半导体芯片的区域的端部形成内引线；以及突起电极，设置在各上述导体布线的上述内引线上。还具有伪内引线，被配置为以对应于上述内引线的形状和节距与上述内引线排成列，且设置有与上述突起电极对应的伪突起电极；一条主干导体布线，与一条或相邻的多条上述伪内引线的组对应起来设置；以及分支布线，从上述主干导体布线分支，与对应的组的上述伪内引线连接。
根据这种构造的布线基板，即使半导体芯片的电极焊盘具有以宽节距排列的区域，所对应的区域的内引线以及突起电极整体上也是均匀的，并以更窄的节距排列。因此，可缓和由于以宽节距排列而产生的、半导体芯片安装时向内引线的应力集中，从而抑制内引线的断线。
在这样结构的布线基板中，上述主干导体布线的布线宽度Wa、与该主干导体布线相连接的上述伪内引线条数n、以及上述伪内引线的布线宽度Wc，最好满足下述的式(1)所示的关系。
Wa≥Wc×n/4…(1)其中，Wa＞Wc另外，上述分支布线的布线宽度Wb、与该分支布线相连接的上述伪内引线的条数n、以及上述伪内引线的布线宽度Wc，最好满足下述的式(2)所示的关系。
Wb≥Wc×n/3…(2)其中，Wb＞Wc此外，在上述任意一种结构中，上述主干导体布线的布线宽度Wa、从该主干导体布线分支的上述分支布线的布线宽度Wb、以及与该分支布线连接的上述伪内引线的布线宽度Wc，最好满足下述的式(3)所示的关系。
Wa＞Wb≥Wc…(3)另外，在上述任意一种结构中，对于与上述半导体芯片的一边对应配置的上述内引线及上述伪内引线，当设定最小布线宽度为Wmin、最大布线宽度为Wmax、以及最小节距为Pmin时，最好将各尺寸被设定为满足由下述的式(4)表示的关系。
Pmin≥60μm时、Wmax≥1.2×WminPmin＜60μm时、Wmax≥1.5×Wmin…(4)另外，在上述任意一种结构中，当设定与上述半导体芯片的一边对应配置的上述主干导体布线的条数为N、上述伪内引线的条数为n、经由上述分支布线与一条上述主干导体布线连接的上述内引线的条数为A时，最好将上述主干导体布线和上述伪内引线被设定为满足下述的式(5)所示的关系。
A＝n/N…(5)另外，在上述任意一种结构中，对于与上述半导体芯片的一边对应配置的、包含上述伪内引线的所有上述内引线部的导体布线，当设定上述导体布线的最小间隔的布线节距为Pmin、最大间隔的布线节距为Pmax时，最好满足由下述的式(6)表示的关系。
Pmin≤30μm时、Pmax≥3.0×Pmin30μm＜Pmin≤60μm时、Pmax≥2.0×PminPmin＞60μm时、Pmax＞1.0×Pmin…(6)
本发明的半导体器件，包括具有上述任意一种结构的布线基板、以及上述布线基板上所搭载的半导体芯片，可以采用上述半导体芯片的电极焊盘经由突起电极与上述内引线连接的结构。
以下参照附图对本发明的实施方式进行详细的说明。
(实施方式1)图1为表示本发明实施方式1中的布线基板的俯视图。1为挠性的绝缘性基材。绝缘性基材1上的半导体芯片2及半导体芯片2上所设置的电极焊盘3用虚线所示。在绝缘性基材1上的半导体芯片2的搭载区域，配置有多条内引线4。内引线4为设置在绝缘性基材1上的导体布线的一部分，另一端形成外部端子(图中未示出)。在各内引线4的端部设置有突起电极5。各突起电极5与半导体芯片2的电极焊盘3相对配置。图1的左侧为输入侧、右侧为输出侧。
在输入侧的内引线4之间，伪内引线6被配置为与内引线4排成列。伪内引线6具有与内引线4对应的形状及节距。即，至少实质上与内引线4形成为同一尺寸。伪内引线6上设置有与突起电极5对应的伪突起电极7。尽管输入侧的内引线4的条数比输出侧少，但是由于配置了伪内引线6，因此将输入侧的内引线4与伪内引线6合起来而形成的排列、将突起电极5与伪突起电极7合起来而形成的排列，在整体上是均匀的，节距与输入侧相同。
伪内引线6与内引线4不同，并非是具有外部端子的完整的导体布线的一部分，而只是形成有与内引线4相当的部分。另外，为了利用电解电镀形成伪突起电极7，需要使伪内引线6与供电线相连。不过，伪内引线6不必分别连接到外部端子，因此使所有的伪内引线6延伸至供电线会造成布线的配置效率低下。因此，对一条或相邻的多条伪内引线6的组设置了一条主干导体布线8，从主干导体布线8分支的分支布线9与对应的组的各伪内引线6连接。通过将主干导体布线8连接到供电线，可以给全部的伪内引线6供电。
如上所述，根据本实施方式，即使半导体芯片的电极焊盘的排列有疏有密，也可以使与以宽节距排列的电极焊盘对应的区域的内引线及突起电极和与以窄节距排列的电极焊盘对应的区域以同等的节距排列。由此，能缓和因突起电极以窄节距排列而引起的、半导体芯片安装时向内引线的应力集中，抑制内引线的断线。
(实施方式2)图2是用于说明实施方式2中所要解决的问题的俯视图。在图2中，与图1所示的要素相同的要素，添加与图1相同的参照序号。在图2中的布线基板中，内引线4、伪内引线6、主干导体布线8以及分支布线9都以均匀的节距、且相同的布线宽度来形成。由此，可相应地得到实施方式1所说明的、缓和半导体芯片安装时向内引线的应力集中，抑制内引线断线的效果。
但是，在这种结构的情况下，伪内引线6上所形成的伪突起电极7的高度，具有比在内引线4上所形成的突起电极5低的倾向。其原因是在用于形成突起电极的电解电镀工序中，对伪内引线6供电的电流密度低于对内引线4供电的电流密度。也就是，尽管从内引线4延伸的导体布线与主干导体布线8的布线宽度相同，但是从导体布线是对一条内引线4进行供电，而从主干导体布线8是对多条(图2中为4条)伪内引线6进行供电。如果突起电极5的高度与伪突起电极7的高度产生差异而引起突起电极的高度不同(有偏差)，则有可能在安装半导体芯片时对一部分突起电极5产生应力集中，使得内引线4断线，或发生电极焊盘与突起电极5之间接合的不良。
因此，对于本实施方式的布线基板而言，像图3那样，对应于分支的内引线6的条数n，调整主干导体布线8的布线宽度Wa。
也就是，设定主干导体布线8的布线宽度Wa、与该主干导体布线8相连接的伪内引线6的条数n、以及伪内引线6的布线宽度Wc的各尺寸，使得满足下列式(1)所示的关系。
Wa≥Wc×n/4其中，Wa＞Wc…(1)由此，电解电镀时各伪内引线6与内引线4的供电的电流密度差降低，伪突起电极7与突起电极5的高度差可改善到实际应用中不出现问题的程度。
(实施方式3)参照图3对实施方式3的布线基板进行说明。在实施方式2中，根据分支的伪内引线6的条数n调整主干导体布线8的布线宽度Wa，由此，伪内引线6与内引线4的供电电流密度之差降低。不过，受分支布线9的布线宽度Wb的影响，有时对伪内引线6的供电电流密度不能得到完全的改善。也就是，尽管通过增加主干导体布线8的布线宽度Wa可提高供电能力，但分支布线9的布线宽度Wb不具有与之相应的宽度，因此电流密度有时受到限制。为了避免发生这样的状态，在本实施方式中，如下这样调整分支布线9的布线宽度Wb。
即，设定分支布线9的布线宽度Wb、与该分支布线相连接的伪内引线6的条数n、以及伪内引线6的布线宽度Wc的各尺寸，使得满足下式(2)所示的关系。
Wb≥Wc×n/3其中，Wb＞Wc…(2)由此，不限制主干导体布线8的供电能力，就可充分地降低电解电镀时各伪内引线6与内引线4的供电的电流密度之差，将伪突起电极7与突起电极5的高度之差改善到在实际应用上没有问题的程度。
在像上述那样调整分支布线9的布线宽度Wb时，最好像下述这样调整与主干导体布线的布线宽度Wa的关系。
即，设定主干导体布线8的布线宽度Wa、从该主干导体布线8分支的分支布线9的布线宽度Wb、与该分支布线9相连接的伪内引线6的布线宽度Wc的各尺寸，使得满足下式(3)所示的关系。
Wa＞Wb≥Wc…(3)由此，针对与主干导体布线8的布线宽度Wa的关系，能将分支布线9的布线宽度Wb设定在有效且没有浪费的范围内。
(实施方式4)参照图4说明实施方式4的布线基板。对于内引线4及伪内引线6而言，为了形成均匀的突起电极，且为了避免产生由半导体芯片安装时的应力集中而导致的断线，布线宽度W及排列的节距P最好是均匀的。然而，考虑到与其它条件的关系，不一定能设定得完全均匀或设定得完全均匀不一定是适当的。因此，在本实施方式中，像以下这样，规定排列的节距P与布线宽度W的关系。
即，对于与半导体芯片的一边对应配置的内引线4与伪内引线6而言，当设定最小的布线宽度为Wmin、最大的布线宽度为Wmax、最小节距为Pmin时，各尺寸被设定为满足由下式(4)所示的关系。
Pmin≥60μm时、Wmax≥1.2×WminPmin＜60μm时、Wmax≥1.5×Wmin…(4)由此，即使半导体芯片的电极焊盘的排列有疏有密，也能使与以宽节距排列的电极焊盘对应的区域的内引线及突起电极、和与以窄节距排列的电极焊盘对应的区域以实质上同等的节距排列。由此，可缓和因突起电极以宽节距排列而产生的、半导体芯片安装时向内引线的应力集中，抑制内引线的断线。
另外，为了像上述那样将内引线4及伪内引线6的布线宽度以及排列的节距均匀化到实际应用中充分的范围，最好像下述这样调整从1条主干导体布线8分支的伪内引线6的条数。
即，当设定与半导体芯片的一边对应配置的主干导体布线8的条数为N、伪内引线6的条数为n、经由分支布线9与一条主干导体布线8相连接的伪内引线6的条数为A时，被设定为满足下式(5)所示的关系。
A＝n/N…(5)由此，可容易地将内引线4及伪内引线6的布线宽度以及排列的节距均匀化到实际应用中充分的范围。
(实施方式5)参照图4对实施方式5的布线基板进行说明。如上所述，内引线4及伪内引线6形成均匀的突起电极，并且为了避免半导体芯片安装时因应力集中而发生断线，最好排列的节距P是均匀的。然而，考虑到与其它的条件关系，不一定能设定得完全均匀，而且设定得完全均匀不一定是适当的。因此，在本实施方式中，像下述这样规定排列的节距P。
即，对于与半导体芯片的一边对应配置的内引线4与伪内引线6而言，当设定其最小间隔的布线节距为Pmin、最大间隔的布线节距为Pmax时，布线节距被设定为满足由下式(6)所示的关系。
Pmin≤30μm时、Pmax≥3.0×Pmin30μm＜Pmin≤60μm时、Pmax≥2.0×PminPmin＞60μm时、Pmax＞1.0×Pmin…(6)由此，可容易地将内引线4及伪内引线6的布线宽度以及排列的节距均匀化到实际应用中充分的范围。
还有，在以上的实施方式中，除了从内引线4延伸的导体布线之外，还设置有用于与伪内引线6相连接的独立的主干导体布线8，通过主干导体布线8在电解电镀时对伪内引线6进行供电。与之相对，也可以构成为使从内引线4延伸的导体布线作为主干导体布线来进行分支，在电解电镀时，从公共的主干导体布线对内引线4以及伪内引线6供电。
权利要求
1.一种布线基板，具有挠性的绝缘性基材；多条导体布线，排列在上述绝缘性基材上，由配置在搭载半导体芯片的区域的端部形成内引线；以及突起电极，设置在各上述导体布线的上述内引线上；该布线基板的特征在于，具有伪内引线，被配置为以对应于上述内引线的形状及节距与上述内引线排成列，且设置有与上述突起电极对应的伪突起电极；一条主干导体布线，与一条或相邻的多条上述伪内引线的组对应地设置；以及分支布线，从上述主干导体布线分支，与对应的组的各上述伪内引线连接。
2.如权利要求1所述的布线基板，其特征在于，上述主干导体布线的布线宽度Wa、与该主干导体布线相连接的上述伪内引线的条数n、以及上述伪内引线的布线宽度Wc，满足由下述的式(1)表示的关系，Wa≥Wc×n/4…(1)其中，Wa＞Wc。
3.如权利要求1所述的布线基板，其特征在于，上述分支布线的布线宽度Wb、与该分支布线相连接的上述伪内引线条数n、以及上述伪内引线的布线宽度Wc，满足由下述的式(2)表示的关系，Wb≥Wc×n/3…(2)其中，Wb＞Wc。
4.如权利要求1所述的布线基板，其特征在于，上述主干导体布线的布线宽度Wa、从该主干导体布线分支的上述分支布线的布线宽度Wb、以及与该分支布线相连接的上述伪内引线的布线宽度Wc，满足由下述的式(3)的关系，Wa＞Wb≥Wc…(3)。
5.如权利要求1所述的布线基板，其特征在于，对于与上述半导体芯片的一边对应配置的上述内引线及上述伪内引线，当设定最小的布线宽度为Wmin、最大的布线宽度为Wmax、以及最小节距为Pmin时，各尺寸被设定为满足由下述的式(4)表示的关系，Pmin≥60μm时、Wmax≥1.2×WminPmin＜60μm时、Wmax≥1.5×Wmin…(4)。
6.如权利要求1所述的布线基板，其特征在于，当设定与上述半导体芯片的一边对应配置的上述主干导体布线的条数为N、上述伪内引线的条数为n、经由上述分支布线与一条上述主干导体布线连接的上述伪内引线的条数为A时，上述主干导体布线以及上述伪内引线被设定为满足由下述的式(5)表示的关系，A＝n/N…(5)。
7.如权利要求1所述的布线基板，其特征在于，对于与上述半导体芯片的一边对应配置的、包含上述伪内引线的所有上述内引线部的导体布线，当设定上述导体布线的最小间隔的布线节距为Pmin、最大间隔的布线节距为Pmax时，上述导体布线被形成为满足由下述的式(6)表示的关系，Pmin≤30μm时、Pmax≥3.0×Pmin30μm＜Pmin≤60μm时、Pmax≥2.0×PminPmin＞60μm时、Pmax＞1.0×Pmin…(6)。
8.一种半导体器件，其特征在于，具有权利要求1所述的布线基板、和在上述布线基板上所搭载的半导体芯片，上述半导体芯片的电极焊盘经由上述突起电极与上述内引线连接。
全文摘要
本发明提供一种布线基板，具有挠性的绝缘性基材(1)；多条导体布线，排列在绝缘基材上，且由配置在搭载半导体芯片(2)的区域的端部形成内引线(4)；以及突起电极(5)，设置在各导体布线的内引线上。还具有伪内引线(6)，被配置为以对应于内引线的形状及节距与内引线排成列，且设置有与突起电极对应的伪突起电极(7)；一条主干导体布线(8)，与一条或相邻的多条伪内引线的组对应起来设置；分支布线(9)，从主干导体布线分支，与对应的组的各伪内引线相连接。在半导体芯片的电极焊盘以宽节距排列时，可缓和半导体芯片安装时向内引线的应力集中，抑制内引线断线的发生。
文档编号H05K1/11GK1967832SQ20061014853
公开日2007年5月23日 申请日期2006年11月15日 优先权日2005年11月17日
发明者鸟居道治, 长尾浩一, 下石坂望 申请人:松下电器产业株式会社