专利名称：使用电阻性耦合减少芯片封装体中的电镀余线反射的制作方法
技术领域：
本发明涉及芯片封装体中的信号质量，并且更具体地涉及减少高频芯片封装体中的电镀余线(stub)反射和谐振。
背景技术：
集成电路(IC)( 一般也称为“微芯片”或者“芯片”)是包括在半导体衬底中形成的微型半导体器件的电子电路。芯片的许多副本可以在大型半导体晶片上形成并且继而被切割成单独的芯片，该芯片在本领域中可以被可交换地称为“裸片芯片”或者“裸片”。然而，诸如硅之类的半导体材料通常是脆弱的，并且以这种方式制作的芯片是易碎的。因此，单独的裸片芯片一般被封装在载体上，该载体被称为“芯片封装体”或者简单地称为“封装体”。芯片封装体保护芯片并且提供芯片和诸如计算机母板之类的印刷电路板(PCB)之间的电和机械接口。裸片芯片和封装体基底之间的电连接可以通过接线键合制作。接线键合是本领域中已知的工艺，通过接线键合将非常细的接线从芯片上键合焊盘连接到封装体基底上的对应的信号路径(“迹线”)。键合接线通常由高导电性材料(诸如钼、铜、铝合金、掺金或者其它贵金属)形成。其中裸片芯片在其中通过接线键合连接到基底的封装体可以被称为“接线键合封装体”。基底上的迹线从具有接线键合的键合位置向基底上其它地方的信号互连延伸。基底的一层上的信号互连可以使用被称为“过孔”的镀敷通孔连接电连接到基底的另一层上的信号互连。因此，例如，在安装芯片的面上的信号互连可以提供基底的第一面和管脚格栅阵列(PGA)的对应的管脚或到基底的相反面上的球栅阵列(BGA)的对应的焊球的连接。继而可以将PGA或者BGA放置为与诸如母板之类的PCB上的电接触的对应图案接触，随后将芯片封装体紧固在该PCB上。信号迹线典型地由诸如铜之类的、通常可获得的材料形成，这些材料相对便宜并且具有足够的导电性。包括诸如钼和金之类的贵金属的、具有改善的导电性的材料继而可以在对此类材料的花费合理的位置处选择性地应用于基底。例如，钼可以应用于沿着将连接键合接线的信号迹线的位置处。金常常在形成信号互连中使用。经常通过电镀来应用这些导电材料。在电镀工艺中，电压被施加到封装体基底的外围或其附近，这导致开路端的电镀余线从信号互连延伸到基底的外围或其附近。如果电镀余线由于在现代芯片的高工作频率时开路余线中的反射而原封未动，则电镀余线可能妨害封装体的信号性能。在高速数据传输中，四分之一波长谐振尤其有害
发明内容
本发明的第一示例实施例提供了一种用于将芯片与印刷电路板对接的多层基底。该多层基底包括具有第一面的基底，该第一面具有用于接收芯片的中央安装位置。导电材料布置在基底的第一面上。导电材料形成与芯片安装位置间隔开的信号互连、向信号互连延伸的信号迹线、以及从信号互连朝向基底的外围延伸的电镀余线。导电接地层平行于第一面并且通过非导电层与第一面隔开。电阻器将电镀余线耦合到接地层。本发明的第二示例实施例提供了一种芯片封装体。该芯片封装体包括具有第一面、相反的第二面以及接地层的多层基底。集成电路芯片紧固到基底的第一面并且包括多个键合焊盘。信号迹线沿着第一面从键合焊盘延伸到信号互连，该信号互连沿着基底的第一面与芯片间隔开。芯片被放置为通过将键合接线的一端连接到芯片上的键合焊盘之一并且将键合接线的另一端连接到信号迹线而与信号迹线和信号互连电子通信。利用电阻器将从信号互连朝向多层基底的外围延伸的电镀余线连接到接地层。可选地，电接触沿着基底的第一面或者第二面布置并且与信号迹线电子通信，其中电接触配置为用于电接触到印刷电路板上的对应的电接触。 本发明的第三示例实施例提供了一种方法，包括以下步骤在多层封装体基底的信号层中形成信号迹线；作为形成信号迹线的结果，形成开路端的电镀余线；以及将开路端的电镀余线电阻性耦合到多层封装体基底中的接地层。
图I是配置为装配到印刷电路板的表面的表面安装的半导体芯片封装体的示意侧视图。图2是图I的封装体基底的平面图，其包括基底的一部分的放大视图，从而示出开路端的电镀余线。图3是图I的、其中电阻性元件连接在电镀余线之一和接地之间以便减少谐振的封装体基底的示意平面图。图4是图示了归因于在电镀余线和接地之间连接电阻性元件的信号质量改善的图表。图5是并入了用于将电镀余线连接到接地的分立电阻器的封装体基底的实施例的横截面侧视图。图6是其中使用嵌入式电阻器将电镀余线电阻性接地的多层封装体基底的横截面图。
具体实施例方式本发明的一个实施例是一种通过利用电阻器端接开路端的电镀余线来减少高频芯片封装体中的谐振频率的方法。可以使用薄膜电阻器或者分立的表面安装的(SMT)电阻器将电镀余线电阻性耦合到接地。本发明的另一实施例是高频芯片封装体中的多层封装体基底，其中开路端的电镀余线电阻性耦合到接地。根据本发明将电镀余线电阻性耦合到接地提供了减少电镀余线反射效应的有效方式，并且比缓解电镀余线效应的其他方式更加经济。本发明在其各种实施例中可以应用于本领域中已知的众多芯片封装体配置。关于所例示的实施例讨论的本发明的原理因此也可以应用于除所例示的芯片封装体之外的芯片封装体的配置。图I是可以被选择性地耦合到印刷电路板(PCB) 10的表面的表面安装的半导体芯片封装体20的示意侧视图。为了简单起见，封装体基底40仅示出了两层，但典型地将包括多于两层。封装体20包括相对于封装体基底40的第一面23紧固的芯片22。虽然并非必须，但芯片22可以封入诸如包封芯片22的模塑塑料之类的保护性壳体26中。使用键合接线28 (仅示出了许多键合接线中的两条)将芯片22电连接到封装体基底40。键合接线28可以在一端连接到芯片22上的键合焊盘32而在另一端连接到封装体基底40上的迹线。芯片22通过封装体基底40电耦合到封装体基底40的、布置在与第一面23相反的第二面25上的球栅阵列(BGA)24。在所示出的定向中，第一面23可以被称为顶面而第二面25可以被称为底面。焊球30的阵列被对准以接触PCB 10上的焊盘12或者电接触的对应图案。可以将焊球30在接触电焊盘12时加热以熔化或者软化，并且继而冷却以紧固到BGA。作为备选，可以代替球栅阵列而在封装体基底40上提供管脚或者其他电接触，并适当选择PCB 10上的电接触以用于配合封装体基底40上的管脚或者其他电接触。 图2是没有芯片22、壳体26或者键合接线28 (参见图I)的封装体基底40的平面图。放大示出了封装体基底40的部分41。封装体基底40提供了用于接收芯片22的位于中央的芯片安装位置42。在封装体基底40上形成在这里体现为信号迹线44的多个分立电路径。可以根据电路板制造领域中的已知技术形成信号迹线44。例如，可以通过缩减工艺(subtractive process)形成信号迹线44,其中蚀刻掉层叠或者电镀到封装体基底40的铜或者其他导电材料的薄片以留下期望的迹线图案。不太常用地，可以通过加成工艺(additive process)形成信号迹线44,其中按照期望的图案将铜电镀到封装体基底40上，从而使得无需蚀刻。示出了沿着封装体基底40的顶面23定位的多个信号互连46。信号互连46与信号过孔同心，信号过孔为穿过封装体基底从一层到另一层延伸的电镀通孔。每个信号迹线44从芯片安装位置42附近向外放射状延伸到信号互连46中的对应信号互连。可以电镀封装体基底40的结构元件，诸如信号互连46、与信号互连46同心的信号过孔以及键合接线待附接的信号迹线44上的键合位置(参见图3)。如果在放大部分41中最佳地示出的那样，多个开路端的电镀余线48从许多信号互连46按照远离芯片安装位置42的方向向外延伸到封装体基底40的外围49。针对其他信号互连的电镀余线在封装体基底40的相对侧上布线为从BGA焊盘到外围49。信号迹线44和电镀余线48从位于中央的芯片安装位置42向外朝向封装体基底40的外围49延伸。典型地，开路端的电镀余线48自始至终从信号互连46之一向封装体基底40的外围49延伸，因为为了针对封装体基底40上的电极焊盘执行镀金，必须使得电极焊盘从基底的外边缘导电。电镀余线48是开路端的的，因为电镀余线48的末端从相应的信号互连46向外围49延伸而并不电连接到另一设备或者导电路径。图3是其中选定电镀余线48A电阻性耦合到接地的芯片封装体20的一部分的示意平面图。使用键合接线28将芯片22电连接到封装体基底40。键合接线28分别在一端连接到芯片22上的相应键合焊盘32并且在另一端连接到相应的信号迹线44上的键合位置45。举例而言，使用键合接线28将芯片22上的特定键合焊盘32电连接到信号迹线44A。信号迹线44A从芯片安装位置42附近的键合位置45向外延伸到信号互连46A。开路端的电镀余线48A从信号互连46A向外延伸到封装体基底40的外围49。电阻器50的一端耦合到选定电镀余线48A而另一端耦合到封装体基底40上的接地过孔46B。接地过孔46B与多层封装体基底40中的接地层电连通。电阻器50可以采取分立的表面安装的电阻器(即，安装到封装体基底40的表面的电阻器)的形式。备选地，电阻器50可以是嵌入式电阻器，关于图5、图6和图7讨论嵌入式电阻器的示例。
图4是比较开路端的电镀余线的谐振频率响应比对用耦合到接地的电阻性元件端接的电镀余线的频率响应的图表。曲线I图示了针对沿着图3中的信号迹线44A通信的信号的信号性能，其中信号迹线与具有5_余线长度的开路端的电镀余线48A电连通(即，没有电阻性元件50)。曲线I的峰值指示在约10. 3GHz处出现的谐振频率，而当前高速信号在从5Gbps到13. 5Gbps的覆盖范围中操作。因电镀余线48A的存在而导致10. 3GHz的谐振频率施加了实质性的信号干扰，并且对沿着信号迹线44A的高速信号传输有害。曲线2图示了针对沿着图3中的信号迹线44A通信的信号的改善的信号特性，其中利用50欧姆的电阻将电镀余线耦合到接地。通过提供电阻性耦合得到了大约16dB的信号质量改善，这极大地减少了原本由开路端的电镀余线引起的干扰。这一信号质量改善允许跨更远距离驱动信号，允许在印刷电路板中使用低成本并且便宜的材料，允许将信号线更近地放在一起，支持使用更少的布线层。在封装体基底中，无数可能的分层配置都是可能的。附加地，可以根据本发明的不同实施例选择各种电阻器类型。相应地，如在图3中示意性示出的那样，在电镀余线和接地之间并入电阻的基底可以按照各种方式体现，该各种方式的示例在图5-图7中示出。在接下来的示例中，图5示出了使用分立的表面安装的电阻器的基底的实施例，而图6示出了使用嵌入式电阻器的基底的备选实施例。图5是并入了用于将电镀余线48A连接到接地的分立电阻器150的封装体基底140的一个实施例的横截面侧视图。根据本发明的一个实施例，电阻器150包括连接到电镀余线48A的第一引线154和连接到接地信号互连46B的第二引线152。基底140的顶面23上的接地信号互连46B通过过孔70穿过基底140连接到基底140的相反的底面25上的接地信号互连46C。来自球栅阵列的导电焊球30与接地信号互连46C接触。当基底140连接到PCB时，可以将接地信号互连46C放置为与PCB上的接地端子接触，从而使得电阻器150连接在电镀余线48A和接地之间。使用诸如图5中的分立电阻器可以是用于根据本发明的一个方面改善信号质量的相对低成本的解决方案。图6是其中使用嵌入式电阻器250将电镀余线48A电阻性接地的多层封装体基底240的横截面图。多层封装体基底240可以具有任意数目的层，包括信号层(SIG)、电阻性层(RES)、介电层(DIEL)以及接地层(GND)。GND层、RES层和SIG层可以如PCB制造领域中除本发明之外的一般理解的那样通过电沉积形成。例如，电阻性层可以通过在介电层上溅射沉积镍镉合金或者其他电阻性材料来形成。可以通过在电阻性层上溅射沉积铜来形成信号层。在横截面(定位成从页面朝外)中示出了电镀余线48A。接地迹线249沿着基底240的面225从电镀余线48A向接地过孔70延伸。接地过孔70还连接至接地层。可以通过选择性地蚀刻信号层来形成电镀余线48A和接地迹线249。可以通过蚀刻信号层以移除接地迹线249的一部分来形成电阻器250，从而使得接地迹线249被分成沿着电阻性层的暴露部分电连接的第一部分249A和第二部分249B。这产生了从接地迹线249的第一部分249A到第二部分249B，通过电阻性层到接地过孔70的电路径。可以基于每单位长度根据SIG层的电阻率选择电阻器250的长度(以及待通过蚀刻移除的接地迹线249的对应量)以实现电阻器250的期望的电阻值。例如，这里实现了 50欧姆的值。如在此描述的使用嵌入式电阻器代替分立电阻器避 免了在使用分立电阻器时可能因电阻器引线的存在而导致的噪声分量的潜在增加。在此使用的术语仅出于描述特定实施例的目的而并非旨在限制本发明。除非上下文清楚地另有指示，如在这里使用的，单数形式“一”、“一个”以及“该”旨在也包括复数形式。将进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”说明存在所声明的特征、整体、步骤、操作、元件、部件和/或群组，但不排除存在或者添加一个或者多个其他特征、整体、步骤、操作、元件、部件和/或其群组。术语“优选地”、“优选的”、“优选”、“可选地”、“可以”以及类似术语用于指示被优选的项目、条件或者步骤是本发明的可选(而非必须)特征。以下权利要求中的任何功能元素加装置或者步骤的对应结构、材料、动作和等效物旨在包括用于如具体要求保护的、与其他要求保护的元素结合执行功能的任何结构、材料或者动作。已经处于例示和描述目的呈现了对本发明的描述，但其并非旨在是穷尽的或者将本发明限制为所公开的形式。对于本领域普通技术人员而言，在不背离本发明的范围和精神的情况下，许多修改和变型将是明显的。选择和描述实施例是为了最佳地说明本发明的原理和实际应用，以及使得本领域其他技术人员能够理解针对具有适合于预期的特定使用的各种修改的各种实施例的本发明。
权利要求
1.一种用于将芯片与印刷电路板对接的多层基底，包括 基底，具有第一面，所述第一面具有用于接收所述芯片的中央安装位置； 导电材料，布置在所述基底的所述第一面上，所述导电材料形成与芯片安装位置间隔开的信号互连、延伸到所述信号互连的信号迹线、以及从所述信号互连朝向所述基底的外围延伸的电镀余线； 导电接地层，平行于所述第一面并且通过非导电层与所述第一面隔开；以及 电阻器，将所述电镀余线耦合到所述接地层。
2.根据权利要求I所述的多层基底，其中所述电阻器包括紧固到所述基底的所述第一面的分立电阻器，所述分立电阻器包括电连接到所述电镀余线的第一引线和电连接到接地过孔的第二引线，所述接地过孔电连接到所述接地层。
3.根据权利要求I所述的多层基底，其中所述电阻器嵌入所述多层基底内。
4.根据权利要求I所述的多层基底，进一步包括 电阻性层，沉积在所述第一层上；以及 接地迹线，从所述电镀余线延伸到所述第一层中的接地过孔，所述接地过孔电连接到所述接地层，所述接地迹线包括隔开的第一部分和第二部分以限定通过所述接地迹线的所述第一部分和所述接地迹线的所述第二部分之间的所述电阻性层的电路径。
5.根据权利要求4所述的多层基底，其中所述电阻性层包括镍镉合金。
6.根据权利要求I所述的多层基底，其中所述电阻器通过与所述信号互连同心并且与所述信号互连电连通的信号过孔将所述电镀余线耦合到所述接地层。
7.根据权利要求6所述的多层基底，进一步包括 球栅阵列，布置在所述基底的第二面上，所述球栅阵列包括与所述信号过孔连接的导电焊球。
8.—种芯片封装体，包括 多层基底，具有第一面、相反的第二面以及接地层； 芯片，紧固到所述基底的所述第一面，所述芯片包括多个键合焊盘； 信号互连，沿着所述基底的所述第一面与所述芯片间隔开； 信号迹线，沿着所述第一面延伸到所述信号互连； 键合接线，在一端连接到所述芯片上的键合焊盘之一并且在另一端连接到所述信号迹线. 电镀余线，从所述信号互连朝向所述多层基底的外围延伸； 电阻器，将所述电镀余线连接到所述接地层；以及 电接触，沿着所述基底的所述第一面或者第二面布置并且与所述信号迹线电连通，所述电接触配置为电接触到印刷电路板上的对应电接触。
9.根据权利要求8所述的芯片封装体，其中沿着所述基底的所述第一面或者第二面布置的所述电接触包括球栅阵列的焊球。
10.根据权利要求8所述的芯片封装体，进一步包括 键合接线，将所述芯片电连接到所述信号迹线。
11.根据权利要求8所述的芯片封装体，其中所述电阻器包括紧固到所述第一面的分立电阻器，所述分立电阻器包括电连接到所述电镀余线的第一引线和电连接到所述多层基底中的接地层的第二引线
12.根据权利要求8所述的芯片封装体，其中所述电阻器嵌入所述多层基底内。
13.根据权利要求12所述的芯片封装体，进一步包括 电阻性层； 接地过孔，通过所述多层基底延伸到接地过孔； 接地迹线，从所述电镀余线延伸到所述接地过孔，其中所述电阻器包括所述电阻性层的、桥接所述接地迹线的隔开的第一部分和第二部分的部分。
14.根据权利要求13所述的芯片封装体，其中所述电阻性层包括镍铬合金。
15.一种方法，包括 在多层封装体基底的信号层中形成信号迹线； 作为形成所述信号迹线的结果，形成开路端的电镀余线；以及 将所述开路端的电镀余线电阻性耦合到接地层。
16.根据权利要求15所述的方法，进一步包括 通过沿着电路径电镀所述封装体基底的一部分形成所述电镀余线，所述电路径沿着从所述基底的外围向所形成的基底的所述部分延伸。
17.根据权利要求15所述的方法，其中所述将所述电镀余线电阻性耦合到接地的步骤包括 将分立电阻器的第一引线连接到所述电镀余线并且将所述分立电阻器的第二引线连接到所述封装体基底的接地层。
18.根据权利要求15所述的方法，其中所述将所述电镀余线电阻性耦合到接地的步骤包括 在所述封装体基底中形成电阻性层；以及 沿着所述电阻性层的一部分将所述电镀余线耦合到接地层。
19.根据权利要求18所述的方法，其中所述沿着所述电阻性层的一部分将所述电镀余线耦合到所述接地层的步骤包括 形成从所述电镀余线到与所述电阻性层相邻的接地过孔的接地迹线，所述接地过孔延伸到所述接地层；以及 移除所述电镀余线和所述接地过孔之间的所述接地迹线的一部分以形成通过所述接地迹线的隔开的第一部分和第二部分之间的所述电阻性层的一部分电连接的所述接地迹线的隔开的所述第一部分和所述第二部分。
20.根据权利要求18所述的方法，其中所述形成所述电阻性层的步骤包括 溅射沉积镍铬合金层。
全文摘要
在高频芯片封装体中通过将开路端的电镀余线电阻性连接到接地改善信号质量。一个实施例提供了用于将芯片与印刷电路板对接的多层基底。导电的第一层提供芯片安装位置。信号互连与芯片安装位置间隔开，并且信号迹线从芯片安装位置附近向信号互连延伸。安装在芯片安装位置的芯片可以通过接线键合连接到信号迹线。电镀余线从信号互连延伸至诸如基底的外围。使用电阻器将电镀余线电阻性耦合到接地层。
文档编号H05K1/02GK102640575SQ201080054744
公开日2012年8月15日 申请日期2010年10月29日 优先权日2009年12月3日
发明者B·M·马特纽里, M·卡塞斯, N·那 申请人:国际商业机器公司