用于平面型显示装置的数据线驱动器中的半导体集成电路器件的制作方法

专利名称：用于平面型显示装置的数据线驱动器中的半导体集成电路器件的制作方法
技术领域：
本发明涉及一种半导体集成电路器件，其可用于平面类型的显示装置，诸如液晶显示器(LCD)装置的数据线驱动器中。
背景技术：
通常，在平面类型的显示器中包括具有数据线(或信号线)、扫描线(或栅极线)以及每个都位于数据线和扫描线的一个交点处的单元的面板，沿水平方向设置用于驱动数据线的多个数据线驱动器，并且沿垂直方向设置用于驱动扫描线的多个扫描线驱动器。每个数据线驱动器由水平移位寄存器和数据寄存器构成，以便于锁存每个由红色数据(R)(6比特)、绿色数据(G)(6比特)和蓝色数据(B)(6比特)形成的18比特像素信号。例如，水平移位寄存器由128个级联的触发器构成，用于与水平时钟信号同步地使水平启动信号移位，以顺序生成128个移位脉冲信号，用于与该128个移位脉冲信号同步地锁存128个像素信号。这将在下文中详细解释。
在上面描述的数据线驱动器中，随着面板质量的提高和面板尺寸的增大，用于承载水平时钟信号的时钟信号线和用于承载像素信号的像素线延长。因此，用于生成水平时钟信号和像素信号的缓存器需要具有大的驱动能力。在该情况中，由于水平时钟信号和像素信号的速度也增加，因此缓存器的电路电流的平均值和峰值也增加了，由此增加了功耗，并且增加了电磁干扰(EMI)噪声。
在第一现有技术的半导体集成电路器件中，包括多个移位寄存器和多个数据寄存器(参看JP-2001-42813A)，用于移位寄存器的时钟信号线被分为两个内部时钟信号线组，其由包括计数器的时钟控制电路时分控制，并且用于数据寄存器的像素线被分为两个内部像素线组，其由包括AND电路的数据控制电路时分控制。因此，基本上减少了时钟信号线的电容值和像素线的电容值，以减少功耗。
在第二现有技术的半导体集成电路器件中，包括移位寄存器和数据寄存器(采样寄存器)(参看JP-2002-014657A)，用于移位寄存器的时钟信号线和用于数据寄存器的像素线被分别分为两个内部时钟信号线组和两个内部像素线组，其由开关控制电路时分控制。因此，基本上减少了时钟信号线的电容值和像素线的电容值，以减少功耗。
在第三现有技术的半导体集成电路器件中，包括移位寄存器和数据寄存器(参看JP-2000-250495A)，用于数据寄存器的像素线被分为两个内部像素线，其由与移位寄存器的操作同步的控制信号生成电路时分控制，该其中移位寄存器也被分为两个部分。因此，实质上减少了像素线的电容值，以减少功耗。

发明内容
然而，在上文描述的第一现有技术的半导体集成电路器件中，当增加内部时钟信号线组的数目和内部像素线组的数目以进一步实质上减少时钟信号线的电容值和像素线的电容值时，计数器的数目和AND电路的数目也增加。在该情况中，由于需要将时钟信号提供给所有的计数器，并且需要将像素信号提供给所有的AND电路，因此承载用于计数器的时钟信号的时钟信号线和承载用于AND电路的像素信号的像素线实质上延长，这使用于移位寄存器的时钟信号线的电容值减少效果以及用于数据寄存器的像素线的电容值减少效果变弱。
而且，在上文描述的第一和第二现有技术的半导体集成电路器件中，当增加内部像素线组的数目以进一步实质上减少像素线的电容值时，开关控制电路或控制信号生成电路中的开关的数目增加，由此开关控制电路或控制信号生成电路将更加复杂，而且尺寸更大。
根据本发明，在半导体集成电路器件中，移位寄存器包括多个级联触发器，其适于响应启动信号生成移位脉冲信号。逻辑电路在其输入端接收脉冲信号，并且自其多个输出端将脉冲信号提供给触发器。由相应的移位脉冲信号之一允许和禁止多个输出端中的每个输出端处的脉冲信号。


通过下文阐述的描述，参考附图，相比于现有技术，将更加清楚地理解本发明，在附图中图1是说明现有技术的LCD装置的电路框图；图2是图1的数据线驱动器的详细的电路框图；图3是说明应用于数据线驱动器的根据本发明的第一实施例的半导体集成电路器件的框图；图4A是图3的置位信号生成电路的详细的电路图；图4B是用于解释图4A的置位信号生成电路的操作的时序图；图5是图3的水平移位寄存器、数据寄存器、时钟门电路和像素门电路的详细的电路图；图6是用于解释图5的数据线驱动器的操作的时序图；图7是说明应用于数据线驱动器的根据本发明的第二实施例的半导体集成电路器件的框图；图8是图7的水平移位寄存器、数据寄存器、时钟门电路和像素门电路的详细的电路图；图9是用于解释图8的数据线驱动器的操作的时序图；图10是说明应用于数据线驱动器的根据本发明的第三实施例的半导体集成电路器件的框图；图11是图10的水平移位寄存器、数据寄存器、时钟门电路和像素门电路的详细的电路图；图12是用于解释图11的数据线驱动器的操作的时序图；并且图13是说明应用了图3、7和10的半导体集成电路器件的LCD装置的框图。
具体实施例方式
在描述优选实施例之前，将参考图1和2解释现有技术的LCD装置。
在说明现有技术的LCD装置的图1中，参考数字1标出了具有1024×768个像素的LCD面板，其中每个像素由三个色点形成，即R(红色)、G(绿色)和B(蓝色)色点。因此，LCD面板1包括位于3072(＝1024×3)个数据线(或信号线)DL和768个扫描线(或栅极线)SL上的2359296个点。一个点由一个薄膜晶体管Q和一个液晶单元C形成。例如，如果一个点由64个灰度电压表示，则一个像素可由262144种(＝64×64×64)色彩表示。该LCD面板被称为扩展图形阵列(XGA)。
为了驱动3072个数据线DL，沿LCD面板1的水平边缘设置8个数据线驱动器2-1、2-2、...、2-8，每个数据线驱动器用于驱动384个数据线。另一方面，为了驱动768个扫描线SL，沿LCD面板1的垂直边缘设置了3个扫描线驱动器3-1、3-2和3-3，每个扫描线驱动器用于驱动256个扫描线。
控制器4自个人电脑或者使用低电压差分信令(LVDS)接口的线，接收色彩信号R、G和B、水平同步信号HSYNC和垂直同步信号VSYNC，并且生成水平启动信号HST 1、水平时钟信号HCK、像素信号DA、用于数据线驱动器2-1、2-2、...、2-8的选通信号STB、垂直启动信号VST1以及用于扫描线驱动器3-1、3-2和3-3的垂直时钟信号VCK。
在图1中，通过级联连接方法排列数据线驱动器2-1、2-2、...、2-8，用于使水平启动信号HST1与水平时钟信号HCK同步地从其中通过。在该情况中，如果从数据线驱动器2-1输出的水平启动信号被标为HST2，则将水平启动信号HST2提供给数据线驱动器2-2。而且，如果从数据线驱动器2-2输出的水平启动信号被标为HST3，则将水平启动信号HST3提供给数据线驱动器2-3。而且，如果从数据线驱动器2-7输出的水平启动信号被标为HST8，则将水平启动信号HST8提供给数据线驱动器2-8。
而且，在图1中，通过级联连接方法排列扫描线驱动器3-1、3-2和3-3，用于使垂直启动信号VST1与垂直时钟信号VCK同步地从其中通过。在该情况中，如果从扫描线驱动器3-1输出的垂直启动信号被标为VST2，则将垂直启动信号VST2提供给扫描线驱动器3-2。而且，如果从扫描线驱动器3-2输出的垂直启动信号被标为VST3，则将垂直启动信号VST3提供给扫描线驱动器3-3。
现将简要地解释图1的LCD装置的工作。使垂直启动信号在每个扫描线驱动器3-1、3-2和3-3的移位寄存器中移位，由此选择一个扫描线以接通与之连接的所有薄膜晶体管Q。另一方面，使水平启动信号，诸如HST1，在每个数据线驱动器2-1、2-2、...、2-8的移位寄存器中移位，由此将一个扫描线的视频数据锁存。然后，利用选通信号STB，经由扫描线处的薄膜晶体管，将对应于该视频数据的灰度电压加到其液晶单元C。随后，保持加到液晶单元C的灰度电压，直至在其上执行下一选择操作。
图2是图1的数据线驱动器2-1的详细的电路框图，在图2中，数据线驱动器2-1由水平移位寄存器101、数据寄存器102、数据锁存电路103、电平移位器104、数/模(D/A)转换器105和输出缓冲器106构成，其中该输出缓冲器106由连接到数据线DL1、DL2、...、DL384的电压跟随器形成。
水平移位寄存器101使水平启动信号HST1与水平时钟信号HCK同步地移位，以顺序生成移位脉冲信号SP1、SP2、...、SP128。水平移位寄存器101还生成用于下一级数据线驱动器2-2的水平启动信号HST2。
数据寄存器102与移位脉冲信号SP1、SP2、...、SP128同步地锁存由红色数据(R)(6比特)、绿色数据(G)(6比特)和蓝色数据(B)(6比特)形成的像素信号(数据信号)DA(18比特)，以分别生成视频信号D1、D2、...、D384。将视频信号D1、D2、...、D384提供给数据锁存电路103。
数据锁存电路103与选通信号STB同步地锁存数据寄存器102的视频信号D1、D2、...、D384。
电平移位器104使加到LCD面板1的液晶的视频信号D1、D2、...、D384移位电平移位量ΔV，以生成视频信号D1’、D2’、...、D384’。即，电平移位量ΔV是用于初始化液晶透射率的改变的预设电压。
D/A转换器105使用多灰度电压，诸如64灰度电压，针对移位视频信号D1’、D2’、...、D384’执行D/A转换，以生成模拟电压AV1、AV2、...、AV384，经由输出缓冲器106将该模拟电压AV1、AV2、...、AV384分别提供给数据线DL1、DL2、...、DL384。
在数据线驱动器201中，随着面板1的质量提高和面板1的尺寸增大，用于承载水平时钟信号的时钟信号线和用于承载像素信号DA的像素线延长了。因此，用于生成水平时钟信号HCK和像素信号DA的控制器4的缓存器需要具有较大的驱动能力。在该情况中，由于水平时钟信号HCK和像素信号DA的速度也增加，因此缓存器的电路电流的平均值和峰值也增加了，由此增加了功耗，并且增加了电磁干扰(EMI)噪声。
图3说明了应用于数据线驱动器之一(诸如图1的2-1)的根据本发明的第一实施例的半导体集成电路器件，在图3中，图2的水平移位寄存器101由前级水平移位寄存器201a和后级水平移位寄存器201b替换，其中前级水平移位寄存器201a用于接收低电平信号“L”，诸如地电压，以生成移位脉冲信号SP1、SP2、SP3、...、SP64和反相移位脉冲信号/SP64，而后级水平移位寄存器201b用于从前级水平移位寄存器201a接收移位脉冲信号SP64，以生成移位脉冲信号SP65、...SP127、SP128和反相脉冲信号/SP65、...、/SP126、/SP127。
而且，图2的数据寄存器102由前级数据寄存器202a和后级数据寄存器202b替换，其中前级数据寄存器202a用于与移位脉冲信号SP1、SP2、...、SP64同步地锁存像素信号DA，而后级数据寄存器202b用于与移位脉冲信号SP65、...SP127、SP128同步地锁存像素信号DA。
提供了置位信号生成电路211，用于接收水平启动信号HST1和水平时钟信号HCK，以生成置位信号ST，将该置位信号ST提供给前级水平移位寄存器201a和后级水平移位寄存器201b。
图4是图3的置位信号生成电路211的详细的电路框图，如图4A中说明的，置位信号生成电路211由两个D触发器2111和2112、反相器2113和AND电路2114构成。
下面参考图4B解释图4A的置位信号生成电路211的工作。即，在D触发器2111中，利用水平时钟信号HCK的下降沿对在时间t1处上升并且在时间t3处下降的水平启动信号HST1进行锁存。结果，D触发器2111的输出Q在时间t2处上升并且在时间t4处下降。然后，在D触发器2112中，利用反相水平时钟信号/HCK的下降沿锁存D触发器2111的输出Q。结果，D触发器2112的输出/Q在时间t3处下降并且在时间t4处上升。这样，AND电路2114针对D触发器2111的输出Q和D触发器2112的输出/Q执行AND运算，以生成置位信号ST，该置位信号ST在时间t2处上升并且在时间t3处下降。
回到图3，提供了启动信号生成电路212，用于自后级水平移位寄存器201b接收移位脉冲信号SP127和SP128，并且自置位信号生成电路211接收置位信号ST，以生成用于下一数据线驱动器2-2的水平启动信号HST2(参看图1)。即，启动信号生成电路212由RS触发器2121构成，当置位信号ST是低电平时，通过门电路2122，由移位脉冲信号SP127的下降沿置位该RS触发器2121，并且由移位脉冲信号SP128的下降沿使RS触发器2121复位。
提供了前级时钟门电路(逻辑电路)213a，用于在输入端处接收水平时钟信号HCK，并且自多个输出端，与移位脉冲信号SP2、SP3、...、SP65同步地将其提供给前级水平移位寄存器201a。在该情况中，在输出端处分别由移位脉冲信号SP2、SP3、...、SP65切换水平时钟信号HCK的ON和OFF(或者允许和禁止)。
相似地，提供了后级时钟门电路(逻辑电路)213b，用于在输入端处接收水平时钟信号HCK，并且自多个输出端，与反相移位脉冲信号/SP64、...、/SP126、/SP127同步地将其提供给后级水平移位寄存器201b。在该情况中，在输出端处分别由反相移位脉冲信号/SP64、...、/SP126、/SP127切换水平时钟信号HCK的ON和OFF(或者允许和禁止)。
提供了前级像素门电路(逻辑电路)214a，用于在输入端处接收像素信号DA，并且自多个输出端，与移位脉冲信号SP2、SP3、...、SP65同步地将其提供给前级数据寄存器202a。在该情况中，在输出端处分别由移位脉冲信号SP2、SP3、...、SP65切换像素信号DA的ON和OFF(或者允许和禁止)。
相似地，提供了后级像素门电路(逻辑电路)214b，用于在输入端处接收像素信号DA，并且自多个输出端，与反相移位脉冲信号/SP64、...、/SP126、/SP127同步地将其提供给后级水平数据寄存器202b。在该情况中，在输出端处分别由反相移位脉冲信号/SP64、...、/SP126、/SP127切换像素信号DA的ON和OFF(或者允许和禁止)。
下面参考图5详细解释前级水平移位寄存器201a、后级水平移位寄存器201b、前级数据寄存器202a、后级数据寄存器202b、前级时钟门电路213a、后级时钟门电路213b、前级像素门电路214a和后级像素门电路214b。
前级水平移位寄存器201a由置位类型的D触发器F1、F2、...、F64构成，并且后级水平移位寄存器201b由置位类型的D触发器F65、...、F127、F128构成。置位类型的D触发器F1、F2、...、F128是级联的。即，置位类型的D触发器Fi(i＝1，2，...，127)的输出Q连接到置位类型的D触发器Fi+1的数据输入D。将低电平信号“L”，而非水平启动信号HST1，提供给置位类型的D触发器F1的数据输入D。而且，经由时钟门电路213a和213b将水平时钟信号HCK提供给置位类型的D触发器F1、F2、...、F128的时钟输入C。置位类型的D触发器F1、F2、...、F128的输出Q分别生成移位脉冲信号SP1、SP2、...、SP128，并且置位类型的D触发器F64、...、F126、F127的输出/Q分别生成反相移位脉冲信号/SP64、...、/SP126、/SP127。而且，将置位信号ST提供给置位类型的D触发器F1、F2、...、F128的置位输入S。结果，当置位信号ST上升时，对置位类型的D触发器F1、F2、...、F128进行置位，由此它们的输出Q呈现高电平，并且它们的输出/Q呈现低电平。在置位信号ST对置位类型的D触发器F1、F2、...、F128进行置位之后，置位类型的D触发器F1、F2、...、F128使低电平信号“L”与水平时钟信号HCK同步地移位。
前级数据寄存器202a由18比特的数据寄存器R1、R2、...、R64构成，并且后级数据寄存器202b由18比特的数据寄存器R65、...、R127、R128构成。18比特的数据寄存器R1、R2、...、R128分别与移位脉冲信号SP1、SP2、...、SP128的下降沿同步地锁存18比特的像素信号DA。
前级时钟门电路213a由级联的AND电路GA1、GA2、...、GA64构成。即，AND电路GAi+1(i＝1，2，...，63)的输出连接到AND电路GAi的输入。而且，AND电路GA64的输入接收水平时钟信号HCK。将移位脉冲信号SPi+1提供给AND电路GAi(i＝1，2，...，64)的其他输入。AND电路GA1、GA2、...、GA64的输出分别经由时钟信号线CL1、CL2、...、CL64连接到置位类型的D触发器F1、F2、...、F64的时钟输入C。结果，时钟信号线CL1、CL2、...、CL64分别与移位脉冲信号SP2、SP3、...、SP65的下降沿同步地顺序接地。因此，首先经由时钟信号线CL1、CL2、...、CL64将水平时钟信号HCK提供给所有的置位类型的D触发器F1、F2、...、F64。然后，禁止经由时钟信号线CL1将水平时钟信号HCK提供给置位类型的D触发器F1，由此仅经由时钟信号线CL2、CL3、...、GL64将水平时钟信号HCK提供给置位类型的D触发器F2、F3、...、F64。最后，禁止经由时钟信号线CL1、CL2、...、CL64将水平时钟信号HCK提供给置位类型的D触发器F1、F2、...、F64，由此水平时钟信号HCK未被提供给任何置位类型的D触发器F1、F2、...、F64。
另一方面，后级时钟门电路213b由级联的AND电路GA65、...、GA127、GA128构成。即，AND电路GA65的输入接收水平时钟信号HCK。而且，AND电路GAi-1(i＝66，...，127，128)的输出连接到AND电路GAi的输入。将反相移位脉冲信号/SPi-1提供给AND电路GAi(i＝65，...，127，128)的其他输入。AND电路GA65、...、GA127、GA128的输出分别经由时钟信号线CL65、...、CL127、CL128连接到置位类型的D触发器F65、...、F127、F128的时钟输入。结果，将时钟信号线CL65、...、CL127、CL128分别与反相移位脉冲信号/SP64、...、/SP126、/SP127的上升沿同步地顺序激活。因此，首先禁止经由时钟信号线CL65、...、CL127、CL128将水平时钟信号HCK提供给所有的置位类型的D触发器F65、...、F127、F128。然后，允许经由时钟信号线CL65将水平时钟信号HCK提供给置位类型的D触发器F65，由此仅经由时钟信号线CL65将水平时钟信号HCK提供给置位类型的D触发器F65。最后，允许经由时钟信号线CL65、...、CL127、CL128将水平时钟信号HCK提供给置位类型的D触发器F65、...、F127、F128，由此将水平时钟信号HCK经由时钟信号线CL65、...、CL127、CL128提供给所有置位类型的D触发器F65、...、F127、F128。
前级像素门电路214a由级联的AND电路GB1、GB2、...、GB64构成。即，AND电路GBi+1(i＝1，2，...，63)的输出连接到AND电路GBi的输入。而且，AND电路GB64的输入接收像素信号DA。将移位脉冲信号SPi+1提供给AND电路GBi(i＝1，2，...，64)的其他输入。AND电路GB1、GB2、...、GB64的输出分别经由18比特像素线PL1、PL2、...、PL64连接到18比特数据寄存器R1、R2、...、R64的数据输入D。结果，像素线PL1、PL2、...、PL64分别与移位脉冲信号SP2、SP3、...、SP65的下降沿同步地顺序接地。因此，首先经由像素线PL1、PL2、...、PL64将18比特像素信号DA提供给所有的18比特数据寄存器R1、R2、...、R64。然后，禁止经由像素线PL1将18比特像素信号DA提供给18比特数据寄存器R1，由此仅经由像素线PL2、PL3、...、PL64将18比特像素信号DA提供给18比特数据寄存器R2、R3、...、R64。最后，禁止经由像素线PL1、PL2、...、PL64将18比特像素信号DA提供给18比特数据寄存器R1、R2、...、R64，由此18比特像素信号DA未被提供给任何的18比特数据寄存器R1、R2、...、R64。
另一方面，后级像素门电路214b由级联AND电路GB65、...、GB127、GB128构成。即，AND电路GB65的输入接收像素信号DA。而且，AND电路GBi-1(i＝66，...，127，128)的输出连接到AND电路GBi的输入。将反相移位脉冲信号/SPi-1提供给AND电路GBi(i＝65，...，127，128)的其他输入。AND电路GB65、...、GB127、GB128的输出分别经由18比特像素线PL65、...、PL127、PL128连接到18比特数据寄存器R65、...、R127、R128的数据输入D。结果，将像素线PL65、...、PL127、PL128分别与反相移位脉冲信号/SP64、...、/SP126、/SP127的上升沿同步地顺序激活。因此，首先禁止经由像素线PL65、...、PL127、PL128将18比特像素信号DA提供给所有的18比特数据寄存器R65、...、R127、R128。然后，允许经由时像素线PL65将18比特像素信号DA提供给18比特数据寄存器R65，由此仅经由像素线PL65将18比特像素信号DA提供给18比特数据寄存器R65。最后，允许经由像素线PL65、...、PL127、PL128将18比特像素信号DA提供给18比特数据寄存器R65、...、R127、R128，由此将18比特像素信号DA经由像素线PL65、...、PL127、PL128提供给所有的18比特数据寄存器R65、...、R127、R128。
应当注意，每个18比特数据寄存器R1、R2、...、R128生成6比特视频信号，诸如6比特红色信号，诸如D1、6比特绿色信号，诸如D2和6比特蓝色信号，诸如D3。
下面参考图6解释图5的电路的工作。
首先，在时间t1处，水平启动信号HST1上升。然后，在时间t2处，水平时钟信号HCK下降，由此置位信号生成电路211的置位信号ST上升。结果，所有置位类型的D触发器F1、F2、...、F64、F65、...、F127、F128被置位，即，所有移位脉冲信号SP1、SP2、...、SP64、SP65、...SP127、SP128上升，而反相移位脉冲信号/SP64、/SP65、.../SP127下降。应当注意，当水平时钟信号HCK上升时，置位信号ST在时间t3处下降。
这样，在时间t2处，在前级时钟门电路213a中，AND电路GA1、GA2、...、GA64处于通过模式，用于利用移位脉冲信号SP2、SP3、...、SP65的前沿使水平时钟信号HCK通过。而且，在前级像素门电路214a中，AND电路GB1、GB2、...、GB64处于通过模式，用于利用移位脉冲信号SP2、SP3、...、SP65的前沿使像素信号DA通过。因此，水平时钟信号HCK被提供给置位类型的D触发器F1、F2、...、F64，并且像素信号DA被提供给数据寄存器R1、R2、...、R64。
另一方面，在时间t2处，在后级时钟门电路213b中，AND电路GA65、...、GA127、GA128处于阻止模式，用于利用反相移位脉冲信号/SP64、...、/SP126、/SP127的前沿阻止水平时钟信号HCK。而且，在后级像素门电路214b中，AND电路GB65、...、GB127、GB128处于阻止模式，用于利用反相移位脉冲信号/SP64、...、/SP126、/SP127的前沿阻止像素信号DA。因此，水平时钟信号HCK未被提供给置位类型的D触发器F65、...、F127、F128，并且像素信号DA未被提供给数据寄存器R65、...、R127、R128，这将降低功耗(参看比较由X2标出的和由X2’标出的工作电流IDD，其中在X2’的情况中，未提供时钟门电路和像素门电路)。
下面，在时间t4处，置位类型的D触发器F1的移位脉冲信号SP1与水平时钟信号HCK的下降沿同步地下降。结果，数据寄存器R1与移位脉冲信号SP1的下降沿同步地锁存像素信号DA。即使在该情况中，相比X4’，功耗也将降低，如X4所示。
下面，在时间t5处，置位类型的D触发器F2的移位脉冲信号SP2与水平时钟信号HCK的下降沿同步地下降。结果，数据寄存器R2与移位脉冲信号SP2的下降沿同步地锁存像素信号DA。同时，移位脉冲信号SP2禁用AND电路GA1和GB1，由此时钟信号线CL1和像素线PL1被强制接地。这样，禁止经由时钟信号线CL1和像素线PL1将水平时钟信号HCK和像素信号DA提供给置位类型的D触发器F1和数据寄存器R1，这将进一步降低功耗(参看相比X5’由X5标出的工作电流IDD)。
下面，在时间t6处，置位类型的D触发器F64的移位脉冲信号SP64与水平时钟信号HCK的下降沿同步地下降。结果，数据寄存器R64与移位脉冲信号SP64的下降沿同步地锁存像素信号DA。同时，移位脉冲信号SP64禁用AND电路GA63和GB63(未示出)，由此时钟信号线CL63和像素线PL63(未示出)被强制接地。这样，禁止经由时钟信号线CL1、CL2、...、CL63和像素线PL1、PL2、...、PL63将水平时钟信号HCK和像素信号DA提供给置位类型的D触发器F1、F2、...、F63和数据寄存器R1、R2、...、R63，同时允许经由时钟信号线CL64和像素线PL64提供水平时钟信号HCK和像素信号DA。然而，在该情况中，反相移位脉冲信号/SP64为高。因此，在后级时钟门电路213b中，AND电路GA65处于通过模式，用于利用反相移位脉冲信号/SP64使水平时钟信号HCK通过。而且，在后级像素门电路214b中，AND电路GB65处于通过模式，用于利用反相移位脉冲信号/SP64使像素信号DA通过。因此，水平时钟信号HCK被提供给置位类型的D触发器F65，并且像素信号DA被提供给数据寄存器R65。即使在该情况中，相比X6’，功耗也将降低，如X6所示。
下面，在时间t7处，置位类型的D触发器F65的移位脉冲信号SP65与水平时钟信号HCK的下降沿同步地下降。结果，数据寄存器R65与移位脉冲信号SP65的下降沿同步地锁存像素信号DA。同时，移位脉冲信号SP65禁用AND电路GA64和GB64，由此时钟信号线CL64和像素线PL64被强制接地。这样，禁止经由时钟信号线CL1、CL2、...、CL64和像素线PL1、PL2、...、PL64将水平时钟信号HCK和像素信号DA提供给置位类型的D触发器F1、F2、...、F64和数据寄存器R1、R2、...、R64。然而，在该情况中，反相移位脉冲信号/SP65为高。因此，在后级时钟门电路213b中，AND电路GA66处于通过模式，用于利用反相移位脉冲信号/SP65使水平时钟信号HCK通过。而且，在后级像素门电路214b中，AND电路GB66处于通过模式，用于利用反相移位脉冲信号/SP65使像素信号DA通过。因此，水平时钟信号HCK被提供给置位类型的D触发器F66，并且像素信号DA被提供给数据寄存器R66。即使在该情况中，相比X7’，功耗也将降低，如X7所示。
这样，从时间t2到时间t7，利用移位脉冲信号SP2、...、SP64、SP65的后沿，使前级时钟门电路213a中的激活的AND电路的数目和前级像素门电路214a中的激活的AND电路的数目均顺序减少，由此逐步地顺序减少了时钟信号线的电容值和像素线的电容值。在该情况中，应当注意，除了在从时间t6到时间t7的时间段中，后级时钟门电路213b和后级像素门电路214b是完全禁用的，在所述从时间t6到时间t7的时间段中仅激活AND电路GA65和GB65。
下面，在时间t8处，置位类型的D触发器F127的移位脉冲信号SP127与水平时钟信号HCK的下降沿同步地下降。结果，数据寄存器R127与移位脉冲信号SP127的下降沿同步地锁存像素信号DA。同时，由于反相移位脉冲信号/SP127是高的，因此反相移位脉冲信号/SP127使后级时钟门电路213b和后级像素门电路214b的AND电路GA128和GB128激活，由此激活时钟信号线CL128和像素线PL128。这样，允许经由时钟信号线CL65、CL66、...、CL127、CL128和像素线PL65、PL66、...、PL127、PL128将水平时钟信号HCK和像素信号DA提供给置位类型的D触发器F65、F66、...、F127、F128和数据寄存器R65、R66、...、R127、R128。即使在该情况中，相比X8’，功耗也将降低，如X8所示。
下面，在时间t9处，置位类型的D触发器F128的移位脉冲信号SP128与水平时钟信号HCK的下降沿同步地下降。结果，数据寄存器R128与移位脉冲信号SP128的下降沿同步地锁存像素信号DA。即使在该情况中，相比X9’，功耗也将降低，如X9所示。
这样，从时间t6到时间t9，利用反相移位脉冲信号/SP64、/SP65、...、/SP127的后沿，使后级时钟门电路213b中的激活的AND电路的数目和后级像素门电路214b中的激活的AND电路的数目均顺序增加，由此逐步地顺序增加了时钟信号线的电容值和像素线的电容值。在该情况中，应当注意，在除了从时间t6到时间t7的时间段中，前级时钟门电路213a和前级像素门电路214a是完全禁用的，其中在从时间t6到时间t7的时间段中仅激活AND电路GA64和GB64。
最后，启动信号生成电路212响应移位脉冲信号SP127和SP128的下降沿生成用于下一数据线驱动器2-2的水平启动信号HST2(参看图1)。
因此，在如图3和5中说明的第一实施例中，水平移位寄存器被分为前级水平移位寄存器201a和后级水平移位寄存器201b，并且数据寄存器被分为前级数据寄存器202a和后级数据寄存器202b。而且，用于水平时钟信号HCK的时钟信号线被分为两个时钟信号线组，即，第一时钟信号线组，其由时钟门电路213a控制的时钟信号线CL1、CL2、...、CL64形成，和第二时钟信号线组，其由时钟门电路213b控制的时钟信号线CL65、...、CL127、CL128形成。而且，用于像素信号DA的像素线被分为两个像素线组，即，第一像素线组，其由像素门电路214a控制的像素线PL1、PL2、...、PL64形成，和第二像素线组，其由像素门电路214b控制的像素线PL65、...、PL127、PL128形成。根据移位脉冲信号SP2、...、SP64、SP65和反相移位脉冲信号/SP64、/SP65、...、/SP127允许和禁止将水平时钟信号HCK提供给时钟信号线CL1、CL2、...、CL64、CL65、...、CL127、和CL128以及将像素信号DA提供给像素线PL1、PL2、...、PL64、PL65、...、PL127、和PL128。结果，可以在不产生上文描述的第一、第二和第三现有技术的半导体集成电路器件的问题的情况下，降低水平时钟信号HCK的负载和像素信号DA的负载。因此，即使当水平时钟信号HCK和像素信号DA处于较高的速度时，仍可以降低工作电流IDD，由此可以降低功耗并且减少电磁干扰(EMI)。而且，由于在每个时钟门电路213a和213b以及像素门电路214a和214b中AND电路是级联的，因此可以利用级联的AND电路的工作延时使击穿电流分散。
在上文描述的第一实施例中，每个AND电路，诸如GA1和GB1，是针对一级提供的，诸如置位类型的D触发器F1和数据寄存器R1；然而，每个AND电路可以是针对每两个或更多的级提供的。
图7说明了应用于数据线驱动器之一(诸如图1的2-1)的根据本发明的半导体集成电路器件的第二实施例，在图7中，图3的前级水平移位寄存器201a和后级水平移位寄存器201b由单一的水平移位寄存器301替换，其用于接收低电平“L”，诸如地电压，以生成移位脉冲信号SP1、SP2、SP3、...、SP64、SP65、...SP127、SP128。即，通过扩展图3的前级水平移位寄存器201a获得了水平移位寄存器301。
而且，图3的前级数据寄存器202a和后级数据寄存器202b由单一的数据寄存器302替换，其用于与移位脉冲信号SP1、SP2、...、SP64、SP65、...SP127、SP128同步地锁存像素信号DA。即，通过扩展图3的前级数据寄存器202a获得了数据寄存器302。
图3的前级时钟门电路213a和后级时钟门电路213b由单一的时钟门电路(逻辑电路)313替换，其在输入端处接收水平时钟信号HCK，并且自多个输出端，与移位脉冲信号SP2、SP3、...、SP65、SP66、...SP127、SP128和水平时钟信号HCK本身同步地将该水平时钟信号HCK提供给水平移位寄存器301。在该情况中，在输出端处分别由移位脉冲信号SP2、SP3、...、SP65、SP66、...SP127、SP128切换水平时钟信号HCK的ON和OFF(或者允许和禁止)。即，通过扩展图3的前级时钟门电路213a获得了时钟门电路313。
图3的前级像素门电路214a和后级像素门电路214b由单一的像素门电路(逻辑电路)314替换，其在输入端处接收像素信号DA，并且自多个输出端，与移位脉冲信号SP2、SP3、...、SP128同步地将像素信号DA提供给数据寄存器302。在该情况中，在输出端处分别由移位脉冲信号SP2、SP3、...、SP65、SP66、...SP127、SP128切换像素信号DA的ON和OFF(或者允许和禁止)。即，通过扩展图3的前级像素门电路214a获得了像素门电路314。
下面参考图8详细解释水平移位寄存器301、数据寄存器302、时钟门电路313和像素门电路314。
移位寄存器301由置位类型的D触发器F1、F2、...、F64、F65、...、F127、F128构成。置位类型的D触发器F1、F2、...、F128是级联的。即，置位类型的D触发器Fi(i＝1，2，...，127)的输出Q连接到置位类型的D触发器Fi+1的数据输入D。将低电平信号“L”提供给置位类型的D触发器F1的数据输入D，而不提供水平启动信号HST1。而且，经由时钟门电路313将水平时钟信号HCK提供给置位类型的D触发器F1、F2、...、F128的时钟输入C。置位类型的D触发器F1、F2、...、F128的输出Q分别生成移位脉冲信号SP1、SP2、...、SP128。而且，将置位信号ST提供给置位类型的D触发器F1、F2、...、F128的置位输入S。结果，当置位信号ST上升时，对置位类型的D触发器F1、F2、...、F128进行置位，由此它们的输出Q呈现高电平。在置位信号ST对置位类型的D触发器F1、F2、...、F128进行置位之后，置位类型的D触发器F1、F2、...、F128使低电平信号“L”与水平时钟信号HCK同步地移位。
数据寄存器302由18比特的数据寄存器R1、R2、...、R64、R65、...、R127、R128构成。18比特的数据寄存器R1、R2、...、R64、R65、...、R127、R128分别与移位脉冲信号SP1、SP2、...、SP64、SP65、...SP127、SP128的下降沿同步地锁存18比特像素信号DA。
时钟门电路313由级联的AND电路GA1、GA2、...、GA64、GA65、...、GA127构成。即，AND电路GAi+1(i＝1，2，...，126)的输出连接到AND电路GAi的输入。而且，AND电路GA127的输入接收水平时钟信号HCK。将移位脉冲信号SPi+1提供给AND电路GAi(i＝1，2，...，127)的其他输入。AND电路GA1、GA2、...、GA127的输出分别经由时钟信号线CL1、CL2、...、CL127连接到置位类型的D触发器F1、F2、...、F127的时钟输入C。结果，时钟信号线CL1、CL2、...、CL127分别与移位脉冲信号SP2、SP3、...、SP128的下降沿同步地顺序接地。因此，首先经由时钟信号线CL1、CL2、...、CL128将水平时钟信号HCK提供给所有的置位类型的D触发器F1、F2、...、F128。然后，禁止经由时钟信号线CL1将水平时钟信号HCK提供给置位类型的D触发器F1，由此仅经由时钟信号线CL2、CL3、...、CL128将水平时钟信号HCK提供给置位类型的D触发器F2、F3、...、F128。最后，禁止经由时钟信号线CL1、CL2、...、CL127将水平时钟信号HCK提供给置位类型的D触发器F1、F2、...、F127，由此水平时钟信号HCK未被提供给任何置位类型的D触发器F1、F2、...、F127。
像素门电路314由级联的AND电路GB1、GB2、...、GB127构成。即，AND电路GBi+1(i＝1，2，...，126)的输出连接到AND电路GBi的输入。而且，AND电路GB127的输入接收像素信号DA。将移位脉冲信号SPi+1提供给AND电路GBi(i＝1，2，...，127)的其他输入。AND电路GB1、GB2、...、GB127的输出分别经由18比特像素线PL1、PL2、...、PL127连接到18比特数据寄存器R1、R2、...、R127的数据输入D。结果，像素线PL1、PL2、...、PL127分别与移位脉冲信号SP2、SP3、...、SP128的下降沿同步地顺序接地。因此，首先经由像素线PL1、PL2、...、PL128将18比特像素信号DA提供给所有的18比特数据寄存器R1、R2、...、R128。然后，禁止经由像素线PL1将18比特像素信号DA提供给18比特数据寄存器R1，由此仅经由像素线PL2、PL3、...、PL128将18比特像素信号DA提供给18比特数据寄存器R2、R3、...、R128。最后，禁止经由像素线PL1、PL2、...、PL127将18比特像素信号DA提供给18比特数据寄存器R1、R2、...、R127，由此18比特像素信号DA未被提供给任何18比特数据寄存器R1、R2、...、R127。
应当注意，每个18比特数据寄存器R1、R2、...、R128生成6比特视频信号，诸如6比特红色信号，诸如D1、6比特绿色信号，诸如D2和6比特蓝色信号，诸如D3。
下面参考图9解释图8的电路的操作。
首先，在时间t1处，水平启动信号HST1上升。然后，在时间t2处，水平时钟信号HCK下降，由此置位信号生成电路211的置位信号ST上升。结果，所有置位类型的D触发器F1、F2、...、F64、F65、...、F127、F128被置位，即，所有移位脉冲信号SP1、SP2、...、SP64、SP65、...SP127、SP128上升。应当注意，当水平时钟信号HCK上升时，置位信号ST在时间t3处下降。
这样，在时间t2处，在时钟门电路313中，AND电路GA1、GA2、...、GA64、GA65、...、GA127处于通过模式，用于利用移位脉冲信号SP2、SP3、...、SP65、SP66、...、SP128的前沿使水平时钟信号HCK通过。而且，在像素门电路314中，AND电路GB1、GB2、...、GB64、GB65、...、GB127处于通过模式，用于利用移位脉冲信号SP2、SP3、...、SP65、SP66、...、SP128的前沿使像素信号DA通过。因此，水平时钟信号HCK被提供给置位类型的D触发器F1、F2、...、F64、F65、...、F127和F128，并且像素信号DA被提供给数据寄存器R1、R2、...、R64、R65、...、R127和R128。在该情况中，提供了如由X2标出的工作电流IDD，其对应于其中未提供时钟门电路和像素门电路的X2’。
下面，在时间t4处，置位类型的D触发器F1的移位脉冲信号SP1与水平时钟信号HCK的下降沿同步地下降。结果，数据寄存器R1与移位脉冲信号SP1的下降沿同步地锁存像素信号DA。在该情况中，相比X4’，功耗也将降低，如X4所示。
下面，在时间t5处，置位类型的D触发器F2的移位脉冲信号SP2与水平时钟信号HCK的下降沿同步地下降。结果，数据寄存器R2与移位脉冲信号SP2的下降沿同步地锁存像素信号DA。同时，移位脉冲信号SP2使AND电路GA1和GB1禁用，由此时钟信号线CL1和像素线PL1被强制接地。这样，禁止经由时钟信号线CL1和像素线PL1将水平时钟信号HCK和像素信号DA提供给置位类型的D触发器F1和数据寄存器R1，这将进一步降低功耗(参看相比X5’由X5标出的工作电流IDD)。
下面，在时间t6处，置位类型的D触发器F64的移位脉冲信号SP64与水平时钟信号HCK的下降沿同步地下降。结果，数据寄存器R64与移位脉冲信号SP64的下降沿同步地锁存像素信号DA。同时，移位脉冲信号SP64使AND电路GA63和GB63(未示出)禁用，由此时钟信号线CL63和像素线PL63(未示出)被强制接地。这样，禁止经由时钟信号线CL1、CL2、...、CL63和像素线PL1、PL2、...、PL63将水平时钟信号HCK和像素信号DA提供给置位类型的D触发器F1、F2、...、F63和数据寄存器R1、R2、...、R63，同时允许经由时钟信号线CL64、CL65、...、CL127、CL128和像素线PL64、PL65、...、PL127、PL128提供水平时钟信号HCK和像素信号DA。即使在该情况中，相比X6’，功耗也将降低，如X6所示。
下面，在时间t7处，置位类型的D触发器F65的移位脉冲信号SP65与水平时钟信号HCK的下降沿同步地下降。结果，数据寄存器R65与移位脉冲信号SP65的下降沿同步地锁存像素信号DA。同时，移位脉冲信号SP65使AND电路GA64和GB64禁用，由此时钟信号线CL64和像素线PL64被强制接地。这样，禁止经由时钟信号线CL1、CL2、...、CL64和像素线PL1、PL2、...、PL64将水平时钟信号HCK和像素信号DA提供给置位类型的D触发器F1、F2、...、F64和数据寄存器R1、R2、...、R64。即使在该情况中，相比X7’，功耗也将降低，如X7所示。
下面，在时间t8处，置位类型的D触发器F127的移位脉冲信号SP127与水平时钟信号HCK的下降沿同步地下降。结果，数据寄存器R127与移位脉冲信号SP127的下降沿同步地锁存像素信号DA。这样，禁止经由时钟信号线CL1、CL2、...、CL64、CL65、...、CL126和像素线PL1、PL2、...、PL64、PL65、...、PL126将水平时钟信号HCK和像素信号DA提供给置位类型的D触发器F1、F2、...、F64、F65、...、F126和数据寄存器R1、R2、...、R64、R65、...、R126。即使在该情况中，相比X8’，功耗也将降低，如X8所示。
下面，在时间t9处，置位类型的D触发器F128的移位脉冲信号SP128与水平时钟信号HCK的下降沿同步地下降。结果，数据寄存器R128与移位脉冲信号SP128的下降沿同步地锁存像素信号DA。这样，禁止经由时钟信号线CL1、CL2、...、CL64、CL65、...、CL126、CL127和像素线PL1、PL2、...、PL64、PL65、...、PL126、PL127将水平时钟信号HCK和像素信号DA提供给置位类型的D触发器F1、F2、...、F64、F65、...、F126、F127和数据寄存器R1、R2、...、R64、R65、...、R126、R127。即使在该情况中，相比X9’，功耗也将降低，如X9所示。
这样，从时间t2到时间t9，利用移位脉冲信号SP2、...、SP64、SP65、...、SP127、SP128的后沿，使时钟门电路313中的激活的AND电路的数目和像素门电路314中的激活的AND电路的数目均顺序减少，由此大体上逐步地减少了时钟信号线的电容值和像素线的电容值。
最后，启动信号生成电路212响应移位脉冲信号SP127和SP128的下降沿生成用于下一数据线驱动器2-2的水平启动信号HST2(参看图1)。
因此，在如图7和8中说明的第二实施例中，根据移位脉冲信号SP2、SP3、...、SP128允许和禁止将水平时钟信号HCK提供给时钟信号线CL1、CL2、...、CL64、CL65、...、CL127和将像素信号DA提供给像素线PL1、PL2、...、PL64、PL65、...、PL127。结果，可以在不产生上文描述的第一、第二和第三现有技术的半导体集成电路器件的问题的情况下，降低水平时钟信号HCK的负载和像素信号DA的负载。因此，即使当水平时钟信号HCK和像素信号DA处于较高的速度时，仍可以降低工作电流IDD，由此可以降低功耗并且减少电磁干扰(EMI)。而且，由于在每个时钟门电路313以及像素门电路314中AND电路是级联的，因此可以利用级联AND电路的工作延时使击穿电流分散。
在上文描述的第二实施例中，每个AND电路，诸如GA1和GB1，是针对一个级，诸如置位类型的D触发器F1和数据寄存器R1提供的；然而，每个AND电路可以是针对每两个或更多的级提供的。
图10说明了应用于数据线驱动器之一(诸如图1的2-1)的根据本发明的第三实施例的半导体集成电路器件，在图10中，图3的前级水平移位寄存器201a和后级水平移位寄存器201b由单一的水平移位寄存器401替换，其用于接收低电平“L”，诸如地电压，以生成移位脉冲信号SP1、SP2、SP3、...、SP64、SP65、...SP127、SP128和反相移位脉冲信号/SP1、/SP2、...、/SP64、/SP65、...SP127。即，通过扩展图3的后级水平移位寄存器201b获得了水平移位寄存器401。
而且，图3的前级数据寄存器202a和后级数据寄存器202b由单一的数据寄存器402替换，其用于与移位脉冲信号SP1、SP2、...、SP64、SP65、...SP127、SP128同步地锁存像素信号DA。即，通过扩展图3的后级数据寄存器202b获得了数据寄存器402。
图3的前级时钟门电路213a和后级时钟门电路213b由单一的时钟门电路(逻辑电路)413替换，其在输入端处接收水平时钟信号HCK，并且自多个输出端，与反相移位脉冲信号/SP1、/SP2、...、/SP64、/SP65、.../SP127和水平时钟信号HCK本身同步地将该水平时钟信号HCK提供给水平移位寄存器401。在该情况中，在输出端处分别由反相移位脉冲信号/SP2、/SP3、...、/SP64、/SP65、.../SP127切换水平时钟信号HCK的ON和OFF(或者允许和禁止)。即，通过扩展图3的后级时钟门电路213b获得了时钟门电路413。
图3的前级像素门电路214a和后级像素门电路214b由单一的像素门电路(逻辑电路)414替换，其在输入端处接收像素信号DA，并且自多个输出端，与反相移位脉冲信号/SP2、/SP3、...、/SP64、/SP65、.../SP126、/SP127以及像素信号DA自身同步地将该像素信号DA提供给数据寄存器402。在该情况中，在输出端处分别由反相移位脉冲信号/SP2、/SP3、...、/SP64、/SP65、.../SP126、/SP127切换像素信号DA的ON和OFF(或者允许和禁止)。即，通过扩展图3的后级像素门电路214b获得像素门电路414。
下面参考图11详细解释水平移位寄存器401、数据寄存器402、时钟门电路413和像素门电路414。
水平移位寄存器401由置位类型的D触发器F1、F2、...、F64、F65、...、F127、F128构成。置位类型的D触发器F1、F2、...、F128是级联的。即，置位类型的D触发器Fi(i＝1，2，...，127)的输出Q连接到置位类型的D触发器Fi+1的数据输入D。将低电平信号“L”提供给置位类型的D触发器F1的数据输入D，而不提供水平启动信号HST1。而且，经由时钟门电路413将水平时钟信号HCK提供给置位类型的D触发器F1、F2、...、F128的时钟输入CK。置位类型的D触发器F1、F2、...、F128的输出Q分别生成移位脉冲信号SP1、SP2、...、SP128。而且，置位类型的D触发器F1、...、F64、F65、...、F127的输出/Q分别生成反相移位移位脉冲信号/SP1、...、/SP64、/SP65、...、/SP127。而且，将置位信号ST提供给置位类型的D触发器F1、F2、...、F128的置位输入S。结果，当置位信号ST上升时，对置位类型的D触发器F1、F2、...、F128进行置位，由此它们的输出Q呈现高电平，并且它们的输出/Q生成低电平。在置位信号ST对置位类型的D触发器F1、F2、...、F128进行置位之后，置位类型的D触发器F1、F2、...、F128使低电平信号“L”与水平时钟信号HCK同步地移位。
数据寄存器402由18比特的数据寄存器R1、R2、...、R64、R65、...、R127、R128构成。18比特的数据寄存器R1、R2、...、R64、R65、...、R127、R128分别与移位脉冲信号SP1、SP2、...、SP64、SP65、...SP127、SP128的下降沿同步地锁存18比特像素信号DA。
时钟门电路413由级联AND电路GA2、...、GA64、GA65、...、GA127、GA128构成。即，AND电路GAi-1(i＝3，...，128)的输出连接到AND电路GAi的输入。而且，AND电路GA2的输入接收水平时钟信号HCK。将移位脉冲信号SPi-1提供给AND电路GAi(i＝2，...，128)的其他输入。AND电路GA2、...、GA64、GA65、...、GA127、GA128的输出分别经由时钟信号线CL2、...、CL64、CL64、...、CL127、CL128连接到置位类型的D触发器F2、...、F64、F65、...、F127、F128的时钟输入C。将水平时钟信号HCK直接提供给置位类型的D触发器F1的时钟输入。结果，分别与反相移位脉冲信号/SP1、...、/SP63、/SP64、...、/SP126、/SP127的上升沿同步地顺序激活时钟信号线CL1、CL2、...、CL127。因此，首先仅经由时钟信号线CL1将水平时钟信号HCK提供给置位类型的D触发器F1。然后，允许经由时钟信号线CL1将水平时钟信号HCK提供给置位类型的D触发器F1，由此经由时钟信号线CL2将水平时钟信号HCK提供给置位类型的D触发器F2和置位类型的D触发器F1。最后，允许经由时钟信号线CL1、CL2、...、CL128将水平时钟信号HCK提供给置位类型的D触发器F1、F2、...、F128，由此将水平时钟信号HCK提供给所有任何置位类型的D触发器F1、F2、...、F128。
像素门电路414由级联的AND电路GB2、...、GB128构成。即，AND电路GBi-1(i＝3，...，128)的输出连接到AND电路GBi的输入。而且，AND电路GB2的输入接收像素信号DA。将移位脉冲信号SPi-1提供给AND电路GBi(i＝2，...，128)的其他输入。AND电路GB2、...、GB128的输出分别经由18比特像素线PL2、...、PL128连接到18比特数据寄存器R1、R2、...、R128的数据输入D。将像素信号DA直接提供给18比特数据寄存器R1的数据输入。结果，分别与反相移位脉冲信号/SP1、/SP2、...、/SP127的上升沿同步地顺序激活像素线PL1、PL2、...、PL128。因此，首先仅经由像素线PL1将18比特像素信号DA提供给所有的18比特数据寄存器R1。然后，允许经由像素线PL2将18比特像素信号DA提供给18比特数据寄存器R2，由此经由像素线PL2将18比特像素信号DA提供给18比特数据寄存器R2和18比特数据寄存器R1。最后，允许经由像素线PL1、PL2、...、PL128将18比特像素信号DA提供给18比特数据寄存器R1、R2、...、R128，由此18比特像素信号DA被提供给所有18比特数据寄存器R1、R2、...、R128。
应当注意，每个18比特数据寄存器R1、R2、...、R128生成6比特视频信号，诸如6比特红色信号，诸如D1、6比特绿色信号，诸如D2和6比特蓝色信号，诸如D3。
下面参考图12解释图11的电路的操作。
首先，在时间t1处，水平启动信号HST1上升。然后，在时间t2处，水平时钟信号HCK下降，由此置位信号生成电路211的置位信号ST上升。结果，所有置位类型的D触发器F1、F2、...、F64、F65、...、F127、F128被置位，即，所有移位脉冲信号SP1、SP2、...、SP64、SP65、...SP127、SP128上升，并且反相移位脉冲信号/SP1、/SP2、...、/SP64、/SP65、...、/SP127下降。应当注意，当水平时钟信号HCK在时间t3处上升时，置位信号ST下降。
这样，在时间t2处，在时钟门电路413中，AND电路GA2、...、GA64、GA65、...、GA128处于阻止模式，用于利用反相移位脉冲信号/SP1、/SP2、...、/SP64、/SP65、...、/SP127的前沿阻止水平时钟信号HCK。而且，在像素门电路414中，AND电路GB2、...、GB64、GB65、...、GB128处于阻止模式，用于利用反相移位脉冲信号/SP1、/SP2、...、/SP64、/SP65、...、/SP127的前沿阻止像素信号DA。因此，仅经由时钟信号线CL1将水平时钟信号HCK提供给置位类型的D触发器F1，并且仅经由像素线PL1将像素信号DA提供给数据寄存器R1。在该情况中，相比其中未提供时钟门电路和像素门电路的X2’，提供了工作电流IDD，如由X2所示。
下面，在时间t4处，置位类型的D触发器F1的移位脉冲信号SP1与水平时钟信号HCK的下降沿同步地下降。结果，数据寄存器R1与移位脉冲信号SP1的下降沿同步地锁存像素信号DA。同时，反相移位脉冲信号/SP1使AND电路GA2和GB2激活，由此时钟信号线CL2和像素线PL2被激活。这样，允许将水平时钟信号HCK和像素信号DA经由时钟信号线CL2和像素线PL2提供给置位类型的D触发器F2和数据寄存器R2。即使在该情况中，相比X4’，功耗也将降低，如X4所示。
下面，在时间t5处，置位类型的D触发器F2的移位脉冲信号SP2与水平时钟信号HCK的下降沿同步地下降。结果，数据寄存器R2与移位脉冲信号SP2的下降沿同步地锁存像素信号DA。同时，反相移位脉冲信号/SP2使AND电路GA3和GB3激活，由此时钟信号线CL3和像素线PL3被激活。这样，允许经由时钟信号线CL3和像素线PL3将水平时钟信号HCK和像素信号DA提供给置位类型的D触发器F3和数据寄存器R3。即使在该情况中，相比X5’，功耗也将降低，如X5所示。
下面，在时间t6处，置位类型的D触发器F64的移位脉冲信号SP64与水平时钟信号HCK的下降沿同步地下降。结果，数据寄存器R64与移位脉冲信号SP64的下降沿同步地锁存像素信号DA。同时，反相移位脉冲信号/SP64使AND电路GA65和GB65激活，由此时钟信号线CL65和像素线PL65被激活。这样，允许经由时钟信号线CL1、CL2、...、CL65和像素线PL1、PL2、...、PL65将水平时钟信号HCK和像素信号DA提供给置位类型的D触发器F1、F2、...、F65和数据寄存器R1、R2、...、R65。即使在该情况中，相比X6’，功耗也将降低，如X6所示。
下面，在时间t7处，置位类型的D触发器F65的移位脉冲信号SP65与水平时钟信号HCK的下降沿同步地下降。结果，数据寄存器R65与移位脉冲信号SP65的下降沿同步地锁存像素信号DA。同时，反相移位脉冲信号/SP65使AND电路GA66和GB66激活，由此时钟信号线CL66和像素线PL66被激活。这样，允许经由时钟信号线CL1、CL2、...、CL66和像素线PL1、PL2、...、PL66将水平时钟信号HCK和像素信号DA提供给置位类型的D触发器F1、F2、...、F66和数据寄存器R1、R2、...、R66。即使在该情况中，相比X7’，功耗也将降低，如X7所示。
下面，在时间t8处，置位类型的D触发器F127的移位脉冲信号SP127与水平时钟信号HCK的下降沿同步地下降。结果，数据寄存器R127与移位脉冲信号SP127的下降沿同步地锁存像素信号DA。这样，允许经由时钟信号线CL1、CL2、...、CL64、CL65、...、CL127、CL128和像素线PL1、PL2、...、PL64、PL65、...、PL127、PL128将水平时钟信号HCK和像素信号DA提供给置位类型的D触发器F1、F2、...、F64、F65、...、F127、F128和数据寄存器R1、R2、...、R64、R65、...、R127、R128。即使在该情况中，相比X8’，功耗也将降低，如X8所示。
下面，在时间t9处，置位类型的D触发器F128的移位脉冲信号SP128与水平时钟信号HCK的下降沿同步地下降。结果，数据寄存器R128与移位脉冲信号SP128的下降沿同步地锁存像素信号DA。即使在该情况中，相比X9’，功耗也将降低，如X9所示。
这样，从时间t2到时间t9，利用反相移位脉冲信号/SP1、/SP2、...、/SP64、/SP65、...、/SP127的后沿，使时钟门电路413中的激活的AND电路的数目和像素门电路414中的激活的AND电路的数目均顺序增加，由此大体上逐步地增加了时钟信号线的电容值和像素线的电容值。
最后，启动信号生成电路212响应移位脉冲信号SP127和SP128的下降沿生成用于下一数据线驱动器2-2的水平启动信号HST2(参看图1)。
因此，在如图10和11中说明的第三实施例中，根据反相移位脉冲信号/SP1、/SP2、...、/SP127禁止和允许将水平时钟信号HCK提供给时钟信号线CL2、...、CL64、CL65、...、CL127、CL128和将像素信号DA提供给像素线PL2、...、PL64、PL65、...、PL127、PL128。结果，可以在不产生上文描述的第一、第二和第三现有技术的半导体集成电路器件的问题的情况下，降低水平时钟信号HCK的负载和像素信号DA的负载。因此，即使当水平时钟信号HCK和像素信号DA处于较高的速度时，仍可以降低工作电流IDD，由此可以降低功耗并且减少电磁干扰(EMI)。而且，由于在每个时钟门电路413以及像素门电路414中AND电路是级联的，因此可以利用级联AND电路的工作延时使击穿电流分散。
在上文描述的第三实施例中，每个AND电路，诸如GA2和GB2，是针对一个级，诸如置位类型的D触发器F2和数据寄存器R2提供的；然而，每个AND电路可以是针对每两个或更多的级提供的。
将根据本发明的半导体集成电路器件应用于图1的每个数据线驱动器2-1、2-2、...、2-8。然而，根据本发明的半导体集成电路器件还可应用于如图13中说明的LCD装置的每个数据线驱动器。在图13中，数据线驱动器2-1、2-2、2-3和2-4形成了第一组，而数据线驱动器2-5、2-6、2-7和2-8形成了第二组。第一组和第二组接收相同的水平启动信号HST(＝HST1＝HST5)；然而，数据线驱动器2-1、2-2、...、2-8接收不同的水平时钟信号HST1、HST2、...、HST8和不同的像素信号DA1、DA2、...、DA8。例如，在通过接收水平时钟信号HST1和HST5以及像素信号DA1和DA5，同时使水平启动信号HST传输通过其中，从而操作数据线驱动器2-1和2-5时，不向其他的数据线驱动器2-2、2-3、2-4、2-6、2-7和2-8提供水平时钟信号和像素信号。因此，可以进一步降低功耗和电磁干扰(EMI)。
应当注意，本发明可应用于其他的平面型显示装置的每个数据线驱动器，所述的平面型显示装置诸如是等离子显示装置，或者有机或无机电致发光(EL)显示设备。而且，本发明可应用于包括由传递启动信号的级联触发器形成的移位寄存器的其他的装置。
权利要求
1.一种半导体集成电路器件，包括移位寄存器，其包括多个级联的触发器，该触发器适于响应于启动信号生成多个移位脉冲信号；和逻辑电路，其适于在其输入端接收脉冲信号，并且自其多个输出端将所述脉冲信号提供给所述触发器，通过相应的所述移位脉冲信号之一允许和禁止多个输出端中的每一个处的所述脉冲信号。
2.如权利要求1所述的半导体集成电路器件，其中所述逻辑电路包括多个级联的逻辑门，其输出端用作所述逻辑电路的多个输出端，每个所述逻辑门针对所述脉冲信号和预定的其中一个所述移位脉冲信号执行逻辑操作，以在所述逻辑电路的多个输出端中的相应一个的输出端处允许和禁止所述脉冲信号。
3.如权利要求2所述的半导体集成电路器件，其中所述移位脉冲信号的前沿相互一致，并且所述移位脉冲信号的后沿相互移位，由此顺序地允许或禁止所述逻辑电路的多个输出端处的所述脉冲信号。
4.如权利要求3所述的半导体集成电路器件，其中，在通过所述触发器的所述移位脉冲信号的前沿允许所述逻辑电路的多个输出端中的每一个处的所述脉冲信号之后，通过所述触发器的所述移位脉冲信号的后沿，从所述逻辑电路的多个输出端中的最后一个到所述逻辑电路的多个输出端中的第一个，顺序地禁止所述脉冲信号。
5.如权利要求3所述的半导体集成电路器件，其中，在通过所述触发器的所述移位脉冲信号的前沿禁止所述逻辑电路的多个输出端中的每一个处的所述脉冲信号之后，通过所述触发器的所述移位脉冲信号的后沿，从所述逻辑电路的多个输出端中的第一个到所述逻辑电路的多个输出端中的最后一个，顺序地允许所述脉冲信号。
6.如权利要求3所述的半导体集成电路器件，其中所述逻辑电路包括前级逻辑电路和后级逻辑电路，所述前级逻辑电路适于在其输入端处接收所述脉冲信号，并且自其多个输出端将所述脉冲信号提供给前级的一半所述触发器，通过前级的一半所述触发器的所述移位脉冲信号中的相应的一个，允许和禁止所述前级逻辑电路的多个输出端中的每一个处的所述脉冲信号，其中，在通过前级的一半所述触发器的所述移位脉冲信号的前沿允许所述前级逻辑电路的多个输出端中的每一个处的所述脉冲信号之后，通过前级的一半所述触发器的所述移位脉冲信号的后沿，从所述前级逻辑电路的多个输出端中的最后一个到所述前级逻辑电路的多个输出端中的第一个，顺序地禁止所述脉冲信号，所述后级逻辑电路适于在其输入端处接收所述脉冲信号，并且自其多个输出端将所述脉冲信号提供给后级的一半所述触发器，通过后级的一半所述触发器的所述移位脉冲信号中的相应的一个，允许和禁止所述后级逻辑电路的多个输出端中的每一个处的所述脉冲信号，其中，在通过后级的一半所述触发器的所述移位脉冲信号的前沿允许所述后级逻辑电路的多个输出端中的每一个处的所述脉冲信号之后，通过后级的一半所述触发器的所述移位脉冲信号的后沿，从所述后级逻辑电路的多个输出端中的最后一个到所述后级逻辑电路的多个输出端中的第一个，顺序地禁止所述脉冲信号。
7.如权利要求1所述的半导体集成电路器件，其中所述触发器包括置位类型的触发器，所述器件进一步包括置位信号生成电路，其适于接收所述启动信号，以生成用于对所述置位类型的触发器进行置位的置位信号；和启动信号生成电路，其适于接收某些所述移位脉冲信号和所述置位信号，以生成用于下一级半导体集成电路器件的启动信号。
8.如权利要求1所述的半导体集成电路器件，其中所述脉冲信号是被提供给所述触发器的时钟信号。
9.如权利要求1所述的半导体集成电路器件，其中所述脉冲信号是数据信号，所述半导体集成电路器件进一步包括数据寄存器，其适于与所述移位脉冲信号同步地锁存所述数据信号。
10.如权利要求1所述的半导体集成电路器件，其中所述脉冲信号是时钟信号，所述半导体集成电路器件包括另一逻辑电路，其适于在其输入端处接收数据信号，并且自其多个输出端将所述脉冲信号提供给所述触发器，通过相应的其中一个所述移位脉冲信号，允许和禁止多个输出端中的每一个处的所述数据信号；和数据寄存器，其适于与所述移位脉冲信号同步地锁存所述数据信号。
11.如权利要求1所述的半导体集成电路器件，用作平面类型的显示装置的数据线驱动器。
12.一种用作平面型显示装置的数据线驱动器的半导体集成电路器件，包括移位寄存器，其包括多个级联的触发器，其适于响应于启动信号生成多个移位脉冲信号；数据寄存器，其适于与所述移位脉冲信号同步地锁存数据信号；第一逻辑电路，其适于在其第一输入端接收时钟信号，并且自其多个第一输出端将所述时钟信号提供给所述触发器，所述第一逻辑电路包括多个级联的第一逻辑门，每个所述第一逻辑门针对所述时钟信号和预定的其中一个所述移位脉冲信号执行逻辑操作，由此通过相应的其中一个所述移位脉冲信号允许和禁止多个第一输出端的每一个处的所述时钟信号；和第二逻辑电路，其适于在其第二输入端接收所述数据信号，并且自其多个第二输出端将所述数据信号提供给所述数据寄存器，所述第二逻辑电路包括多个级联的第二逻辑门，每个所述第二逻辑门针对所述数据信号和预定的其中一个所述移位脉冲信号执行逻辑操作，由此通过相应的其中一个所述移位脉冲信号允许和禁止多个第二输出端的每一个处的所述数据信号。
13.一种移位寄存器，其包括多个级联的触发器，每个所述触发器适于锁存1比特信号和输出所述1比特信号，其中，在通过接收时钟信号使所述其中一个触发器的1比特信号移位到所述触发器的一个后级触发器之后，禁止向所述其中一个触发器提供所述时钟信号。
14.如权利要求13所述的移位寄存器，进一步包括逻辑电路，其适于针对所述后级触发器的输出信号和所述时钟信号执行逻辑操作，以禁止向所述其中一个触发器提供所述时钟信号。
15.如权利要求13所述的移位寄存器，用作平面型显示装置的数据线驱动器中的用于启动信号的移位寄存器。
16.一种移位寄存器，其包括多个级联的触发器，每个所述触发器适于锁存1比特信号和输出所述1比特信号，其中，在通过接收时钟信号使所述其中一个触发器的1比特信号移位到所述触发器中的一个后级触发器之前，立即允许向所述其中一个触发器提供所述时钟信号。
17.如权利要求16所述的移位寄存器，进一步包括逻辑电路，其适于针对所述其中一个触发器的输出信号和所述时钟信号执行逻辑操作，以允许向后级触发器提供所述时钟信号。
18.如权利要求17所述的移位寄存器，用作平面型显示装置的数据线驱动器中的用于启动信号的移位寄存器。
全文摘要
在一种半导体集成电路器件中，移位寄存器包括多个级联的触发器，其适于响应启动信号生成多个移位脉冲信号。逻辑电路在其输入端接收脉冲信号，并且自其多个输出端将该脉冲信号提供给触发器。通过相应的一个移位脉冲信号允许和禁止多个输出端中的每个输出端处的脉冲信号。
文档编号G09G3/34GK101051448SQ20071009217
公开日2007年10月10日 申请日期2007年4月2日 优先权日2006年3月31日
发明者植田敏明 申请人:恩益禧电子股份有限公司