显示面板及驱动装置的制作方法

专利名称：显示面板及驱动装置的制作方法
技术领域：
本发明系有关于一种驱动装置，特别是有关于一种配置在显示面板上的驱动装置，此驱动装置中的每一级驱动单元可输出多级驱动信号至显示阵列。
背景技术：
在液晶显示器中，通常具有栅极驱动器来驱动显示面板显示影像。在习知技术上，大多是以一或多个栅极驱动集成电路来驱动显示面板。随着显示器的制造成本降低以及生产周期缩点的需求，发展出非晶娃整合型栅极驱动器(amorphous silicon(A-Si)integrated gatedriver,ASG) ^SG技术系以非晶娃制程来实现阵列程序(array process) 以将栅极驱动器整合在显示面板上，因此ASG技术也称为GOP (gate driver on panel)。与习知栅极驱动集成电路的Poly-Si薄膜晶体管(thin film transistor, TFT)相比，GOP 技术的 A-Si TFT 移动率(mobility) (O. 5 Icm2/Vs)仅是 Poly-Si TFT 移动率(100 300cm2/Vs)的1/200 1/300。在相同的电路驱动能力前提下，A-Si TFT的尺寸必须大于Poly-Si TFT的尺寸，因此A-Si TFT的寄生电容也较大，导致A-Si TFT所组成的栅极驱动电路的功率消耗也因此而增加。图I系表示习知GOP技术的栅极驱动集成电路中每一驱动单元的电路。栅极驱动集成电路包括复数个图I的驱动单元，每一驱动单元I产生一驱动信号Dout给显示阵列的一栅极线，且包括控制电路10、晶体管Mb、Mc、与MQ、以及电容器Ce。控制电路10根据时脉信号Clockjn以及起始信号STV来产生控制信号SP与SQ。由晶体管Mb、Mc、与MQ以及电容器Ce所组成的输出电路则根据控制信号SP与SQ以及时脉信号Clock_in来致能驱动信号Dout。在图I的驱动单元I中，由于晶体管Mb、Mc、与MQ为A-Si TFT，因此，为了能达到较佳的电路驱动能力，这些晶体管的尺寸需增加，使得栅极驱动集成电路占用了显示面板上较大的面积。此外，晶体管Mb、Mc、与MQ的寄生电容较大，导致栅极驱动集成电路的功率消耗增加。

发明内容
为了能解决习知技术所导致的问题，本发明提供一种驱动装置，其包括复数驱动单元。复数驱动单元根据复数时脉信号CKl CKj来输出产生复数驱动信号Dl Dn。驱动信号Dl Dn依序地被致能，j、n各自为一正整数。时脉信号CKi+Ι以一单位时间来延迟于时脉信号CKi，i为一正整数且I彡i彡j-Ι。每一驱动单元产生驱动信号Dl Dn中至少两驱动信号。每一驱动单元包括驱动电路、第一输出电路、第二输出电路、以及维持电路。控制电路产生一第一控制信号以及一第二控制信号。第一输出电路产生驱动信号Dl Dn中的一第一驱动信号，且根据第一控制信号以及时脉信号CKl CKj中一第一时脉信号与一第二时脉信号来致能第一驱动信号。第二输出电路产生驱动信号Dl Dn中的一第二驱动信号，且根据第一控制信号以及时脉信号CKl CKj中一第三时脉信号与一第四时脉信号来致能第二驱动信号。第一驱动信号以及第二驱动信号依序地被致能。
本发明另提供一种显示面板，其包括复数栅极线、复数源极线、以及复数驱动单元。栅极线GLl GLn以一第一方向依序配置，η为一正整数。复数源极线，以一第二方向依序配置，且与栅极线GLl GLn交错形成一显示阵列。复数驱动单元根据复数时脉信号CKl CKj来产生驱动信号Dl Dn，j为一正整数。这些驱动单元将驱动信号Dl Dn分别提供至栅极线GLl GLn，且驱动信号Dl Dn依序地被致能。脉信号CKi+Ι以一单位时间来延迟于时脉信号CKi，i为一正整数且KiS j-Ι。驱动单元中的每一者产生驱动信号Dl Dn中至少两驱动信号且包括控制电路、第一输出电路、第二输出电路、以及维持电路。控制电路产生一第一控制信号以及一第二控制信号。第一输出电路产生驱动信号Dl Dn中的一第一驱动信号，且根据第一控制信号以及时脉信号CKl CKj中一第一时脉信号与一第二时脉信号来致能第一驱动信号。第二输出电路产生驱动信号Dl Dn中的一第二驱动信号，且根据第一控制信号以及时脉信号CKl CKj中一第三时脉信号与一第四时脉信号来致能第二驱动信号。在一些实施例中，复数驱动单元区分为一第一组以及一第二组。每一驱动信号由 归属于第一组的复数驱动单元中的一者的第二输出电路以及归属于第二组的复数驱动单元中的一者的第一输出电路所产生。


图I表示习知根据GOP技术下栅极驱动集成电路中每一驱动单元的电路；图2表示根据本发明一实施例的显示面板；图3A与图3B表示根据本发明一实施例，产生连续的两个驱动信号的一驱动单元的详细电路；图4表示图3A、图3B的起始信号、时脉信号、控制信号、以及驱动信号的波形；图5A与图5B表示根据本发明一实施例，产生非连续的两个驱动信号的每一驱动单元的详细电路；图6表示根据本发明另一实施例的显示面板中产生与控制驱动信号的驱动装置；图7A与图7B表示根据本发明一实施例，产生连续的三个驱动信号的每一驱动单元的详细电路；图8表示图7A、图7B中起始信号、时脉信号、控制信号、以及驱动信号的波形；图9A与图9B表示根据本发明一实施例，产生非连续的三个驱动信号的每一驱动单元的详细电路；以及图10表示根据本发明另一实施例的显示面板。主要元件符号说明2 显示面板；10 控制电路；20 显示阵列；21、22 驱动装置；30 控制电路；31、32 输出电路；33 维持电路；
100 驱动装置；Ce、Cd、Cc2 电容器；CKI. . . CKj、Clock_in 时脉信号；Dl. · · Dn、Dout 驱动信号；DIR30、DIR31 方向；GLl. ·· GLn 栅极线；LUl. ·· LUh 驱动单元；Mb、Mbl、Mb2、Mc、Mcl、Mc2、MQ 晶体管；·N20、N21、N22 节点；RUl. ·· RUk 驱动单元；SLl. . . SLm 源极线；SLU 驱动单元；STV 起始信号；VGL 参考接地；
具体实施例方式为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。图2系表示根据本发明一实施例的显示面板。参阅图2,显示面板2包括驱动装置21与22、源极线SLl SLm、以及栅极线GLl GLn，其中，m、η各自为一正整数。源极线SLl-SLm以方向DIR30依序配置，而栅极线GLl GLn朝方向DIR31依序配置，因此栅极线GLl GLn与交错，以形成显示阵列20。驱动装置22用来控制SLl SLm。驱动装置21配置在显示阵列20的一侧，且包括驱动单元RUl RUk，k为一正整数。驱动单元RUl RUk输出驱动信号Dl Dn分别至栅极线GLl GLn以驱动栅极线GLl GLn，且驱动单元RUl RUk根据时脉信号CKl CKj以及起始信号STV来致能或反致能驱动信号Dl Dn，其中j为一正整数。根据图2可得知，驱动信号Dl Dn系分别对应栅极线GLl GLn，且每一驱动信号相对于驱动信号总数的序数等于所对应的栅极线相对于栅极线总述的序数。每一驱动单元产生至少两驱动信号Dw与Dw+x, w为一正整数且I < w < n-1, X为一正整数且I彡X彡n-w。在图2的实施例中，每一驱动单元产生连续的两个驱动信号，即X = I。举例来说，驱动单元RUl于节点N20与N21分别产生两驱动信号Dl与D2 (w = I、x = I)；驱动单元RU2于节点N20与N21分别产生两驱动信号D3与D4(w = 3、x = I);驱动单元RU3于节点N20与N21分别产生两驱动信号D5与D6 (w = 5、x = I);驱动单元RU4于节点N20与N21分别产生两驱动信号D7与D8 (w = 7、X = I)。假设k与η皆为偶数时，驱动单元RUk则于节点Ν20与Ν21分别产生两驱动信号Dn-I与Dn(w = n-1, x = I)。图3A与图3B系表示图2的每一驱动单元的详细电路。为了清楚说明，图3A、图3B仅表示驱动单元RUl RU4的详细电路，而在此实施例中，每一驱动单元具有相同的电路架构。参阅图3A、图3B，每一驱动单元包括控制电路30、输出电路31与32、与维持电路33。控制电路30根据时脉信号Clock_in以及起始信号STV而于节点P与Q上分别产生控制信号SP与SQ。输出电路31产生驱动信号Dw至栅极线GLl，且根据控制信号SP以及时脉信号CKl来致能驱动信号Dw。输出电路32产生驱动信号Dw+x至栅极线GL2，且根据控制信号SP以及时脉信号CK2来致能驱动信号Dw+x。在此实施例中，系以六个时脉信号CKl CK6(j = 6)来举例说明。图4系表示图3A、图3B的实施例中起始信号STV、时脉信号CKl CK6、控制信号SP与SQ、以及驱动信号Dl与D2的波形。参阅图4，时脉信号CKi+Ι延迟于前一时脉信号CKi 一单位时间TD，其中，i为一正整数且I < i < j-Ι。本案具有六个时脉信号CKl CK6。举例来说，时脉信号CK2(i = I)延迟于前一时脉信号CKl 一单位时间Td。此外，由于时间的连续性，时脉信号CKl延迟于时脉信号CK6 —单位时间Td,且时脉信号CK2延迟于时脉信号CK6两个单位时间Td,以此类推。参阅图3A、图3B以及图4，在每一驱动单元中，输出电路31包括晶体管Mbl与Mcl以及电容器CC1。晶体管Mbl的栅极接收控制信号SP，其漏极接收一时脉信号，且其源极耦接节点N20。电容器Ccl耦接晶体管Mbl的栅极与源极的间。晶体管Mcl的栅极接收另一时脉信号，其漏极耦接节点N20，且其源极耦接参考接地VGL。参考接地VGL提供一相对低的电压位准。驱动信号Dw产生于节点N20。输出电路32包括晶体管Mb2与Mc2以及电容器CC2。晶体管Mb2的栅极接收控制信号SP，其漏极接收一时脉信号，且其源极耦接节点N21。电容器Cc2耦接晶体管Mb2的栅极与源极之间。晶体管Mc2的栅极接收另一时脉信号，其漏极耦接节点N21，且其源极耦接参考接地VGL。驱动信号Dw+x产生于节点N21。维持电路33包括晶体管MQ。晶体管MQ的栅极接收控制信号SQ的栅极，其漏极耦接节点N20，且其源极耦接参考接地VGL。在此实施例中，每一驱动单元所接收的数个时脉信号的时序与其所输出的驱动信号相关联。关于每一驱动单元中晶体管Mbl与Mb2所接收的时脉信号的时序，在此实施例中，晶体管Mb2所接收的时脉信号以既定数量的单位时间Td来延迟于晶体管Mbl所接收的时脉信号。参阅图3A、图3B以及图4，对于每一驱动单元而言，当输出单元31所输出的驱动信号为驱动信号Dl Dn中的第w个驱动信号且输出单元32所输出的驱动信号为驱动信号Dl Dn中的第w+x个驱动信号时，既定数量等于X。举例来说，在驱动单元RUl中，输出单元31系输出驱动信号Dl (w = I),输出单元32输出驱动信号D2 (x = I),此时，根据控制信号Dl与D2的致能时序，晶体管Mbl接收时脉信号CKl，且晶体管Mb2接收时脉信号CK2，其中，时脉信号CK2以一个(X = I)单位时间Td来延迟于时脉信号CKl。关于一驱动单兀中每一输出单兀所接收的两个时脉信号的时序，在本发明实施例中，每一输出单元所接收的两个时脉信号都相差两个单位时间TD。详细来说，在驱动单元RUl的输出单元31中，时脉信号CK3延迟时脉信号CKl两个单位时间TD，而在驱动单元RUl的输出单元32中，时脉信号CK4延迟时脉信号CK2两个单位时间TD。在每一驱动单元中，控制电路30所接收的时脉信号Clock_in与输出电路31中晶体管Mbl与Mcl所接收的时脉信号相关联。举例来说，在驱动单元RUl的输出电路31中，晶体管Mbl的漏极系接收时脉信号CK1，而晶体管Mcl接收时脉信号CK3。时脉信号CK3延迟时脉信号CKl两个单位时间TD。在实施例中，时脉信号Clock_in可能是以两个以及或四个单位时间Td延迟于时脉信号CKl的一个时脉信号或是多个时脉信号的组合。因此，在驱动单元RUl中控制电路30所接收的时脉信号Clockjn可以是CK1、CK3、CK5、或是CK1、CK3、与CK5中至少两者的组合。其余驱动单元中，控制电路30所接收的时脉信号Clock_in依据上述逻辑来类推获得。
以下将以驱动单元RUl为例来说明驱动单元的操作。其余驱动单元透过以下的相同操作以及对应的时脉信号来产生各自的驱动信号。参阅图3A、图3B及图4，在时间点Tl时，起始信号STV被致能(由低为准变为高位准)，且控制电路30将致能的起始信号STV传送至节点P，此时的控制信号SP由位准LVl变为LV2。晶体管Mbl根据具有位准LV2的控制信号SP而导通。但在时间点Tl至T2期间，时脉信号CKl处于反致能状态(低位准)，因此，透过导通的晶体管Mbl，控制信号Dl也处于反致能状态(低位准)。此外，晶体管Mb2也根据具有位准LV2的控制信号SP而导通。但在时间点Tl至T2期间，时脉信号CK2处于反致能状态，因此，透过导通的晶体管Mb2，控制信号D2也处于反致能状态。在时间点T2时，时脉信号CKl被致能(由低为准变为高位准)，由于输出单元31中电容器Ccl以及晶体管Mbl的闸-漏极寄生电容(Cgd)与闸-源极寄生电容(Cgs)所导致的电容耦合效应，时脉信号CKl的高位准导致控制信号SP由位准LV2升高为位准LV3。晶体管Mbl根据具有位准LV3的控制信号SP而导通。由于时脉信号CKl于时间点T2被致能，因此，透过导通的晶体管Mbl，控制信号Dl被致能(由低位准变为高位准)。此外，晶体管Mb2也根据具有位准LV3的控制信号SP而导通。但由于时脉信号CK2仍处于反致能状 态，因此，透过导通的晶体管Mb2，控制信号D2仍处于反致能状态。在时间点T3，时脉信号CK2被致能，由于输出单元32中电容器Cc2以及晶体管Mb2的闸-漏极寄生电容与闸-源极寄生电容所导致的电容耦合效应，时脉信号CK2的高位准导致控制信号SP由位准LV3升高为位准LV4。晶体管Mbl根据具有位准LV4的控制信号SP而导通。由于时脉信号CKl仍处于被致能状态，因此，透过导通的晶体管Mbl，控制信号Dl仍处于致能状态(高位准)。此外，晶体管Mb2也根据具有位准LV4的控制信号SP而导通。但由于时脉信号CK2在时间点T2被致能，因此，透过导通的晶体管Mb2，控制信号D2被致能。在时间点T4，时脉信号CKl被反致能(由高位准变为低位准)，同样地由于输出单元31所引起的电容耦合效应，使得控制信号SP随着反致能的时脉信号CKl而由位准LV4降低为位准LV5。在此实施例中，位准LV5等于位准LV3。晶体管Mbl根据具有位准LV5的控制信号SP而导通。由于时脉信号CKl于时间点T4被反致能(为高位准变为低位准)，因此，透过导通的晶体管Mbl，控制信号Dl被反致能(由高位准变为低位准)。在时间点T4，时脉信号CK3被致能以导通晶体管Md，此时参考接地VGL耦合至驱动信号Dl以帮助驱动信号Dl的反致能操作。此外，晶体管Mb2根据具有位准LV5的控制信号SP而导通。由于时脉信号CK2仍处于被致能状态，因此，透过导通的晶体管Mb2，控制信号D2仍处于致能状态。在时间点T5，时脉信号CK2被反致能，同样地由于输出单元32所引起的电容耦合效应，使得控制信号SP随着反致能的时脉信号CK2由位准LV5降低为位准LVl。此时，驱动信号Dl维持在反致能状态。此外，在时间点T5，时脉信号CK4被致能以导通晶体管Mc2，此时参考接地VGL透过导通的晶体管Mc2耦合至驱动信号D2，使得驱动信号D2被反致能。在时间点T5之后，时脉信号CKl持续地在高位准与低位准间切换。为了避免时脉信号CKl的高位准透过晶体管Mbl的闸-漏极电容(Cgd)耦合效应影响驱动信号Dl的反致能状态，因此控制电路30产生了控制信号SQ。参阅图4，在时间点T5之后，控制信号SQ与时脉信号CKl同时地在高位准与低位准间切换。因此，当时脉信号CKl处于高位准时，控制信号SQ也处于高位准以导通晶体管MQ，参考接地VGL则透过导通的晶体管MQ耦合至驱动信号D2，使得驱动信号Dl稳定地处于反致能状态(低位准)。根据图3A、图3B的实施例，每一驱动单元产生连续的两个驱动信号。在每一驱动单元中，产生连续的两个驱动信号包括一个驱动电路、五个晶体管、以及两个电容器。在习知技术中根据图1，若欲产生两个驱动信号则需要两个图I的驱动单元，共具有两个驱动电路、六个晶体管、以及两个电容器。因此，驱动装置21占用显示面板2的面积减小。此外，由于晶体管的数量减少，使得驱动装置21的功率消耗降低。在图2以及图3A与图3B的实施例中，每一驱动单元系产生连续的两个驱动信号。然而，在其他实施例中，每一驱动单元可产生及控制不连续的两驱动信号Dw与Dw+x，例如X=2。举例来说，驱动单元RUl产生两驱动信号Dl与D3 (W= l、x = 2);驱动单元RU2产生控制两驱动信号D2与D4(w = 2、x = 2);驱动单元RU3产生两驱动信号D5与D7(w = 5、x=2);驱动单元RU4产生控制两驱动信号D6与D8 (w = 6、x = 2)。假设k与η皆为偶数时，驱动单元RUk则产生两驱动信号Dn-2与Dn(w = n_2、x = 2)。在此情况下，对于每一驱动单元中晶体管Mbl与Mb2所接收的时脉信号的时序，晶体管Mb2所接收的时脉信号以两个 (既定数量=x = 2)的单位时间Td来延迟于晶体管Mbl所接收的时脉信号。参阅图4以及图5A与图5B，举例来说，在驱动单元RUl中，输出单元31系输出驱动信号Dl (w = I)，输出单元32输出驱动信号D3(x = 2)，此时，根据控制信号Dl与D3的致能时序，晶体管Mbl接收时脉信号CK1，且晶体管Mb2接收时脉信号CK3，其中，时脉信号CK3以两个(x = 2)单位时间Td来延迟于时脉信号CK1。关于一驱动单元中单一输出单元所接收的两个时脉信号的时序，每一输出单元所接收的两个时脉信号仍然相差两个单位时间TD。详细来说，在驱动单元RUl的输出单元31中，时脉信号CK3延迟时脉信号CKl两个单位时间TD，而在输出单元32中，时脉信号CK5延迟时脉信号CK3两个单位时间TD。在上述实施例中，系以每一驱动单元产生输出两驱动信号。然而在其他实施例中，每一驱动单元于节点N20、N21、以及N22上分别产生三个驱动信号Dw、Dw+x、与Dw+y，其中，w为一正整数且I彡w彡n-2，x为一正整数且I彡X彡ni-l，y为一正整数且KxS ηι。参阅图6,每一驱动单元产生连续的三个驱动信号，即X = I且y = 2。举例来说,驱动单元RUl于节点N20、N21、以及N22上分别产生三个驱动信号Dl、D2、与D3 (w = I、x = I、y =2);驱动单元RU2于节点N20、N21、以及N22上分别产生三个驱动信号D4、D5、与D6(w = 4、X = I、y = 2);驱动单元RU3于节点N20、N21、以及N22上分别产生三个驱动信号D7、D8、与D9(w = 7、x = l、y = 2);驱动单元RU4于节点N20、N21、以及N22上分别产生三个驱动信号D10、D11、与D12(w = 10、x = I、y = 2)。假设k与η皆为三的倍数时，驱动单元RUk则产生三个驱动信号Dn_2、Dn-I、与Dn (w = n_2、x = I、y = 2)。图7A与图7B系表示图6的每一驱动单元的详细电路。为了清楚说明，图7A与图7B仅表示驱动单元RUl RU4的详细电路，而在此实施例中，每一驱动单元具有相同的电路架构。参阅图7A与图7B，每一驱动单元除了包括图3A、图3B的控制电路30、输出电路31与32、与维持电路33以外，由于每一驱动单元系产生三个驱动信号，因此图7A与图7B的每一驱动单元更包括输出电路70。由于控制电路30、输出电路31与32、与维持电路33已叙述于图3A、图3B的相关说明，因此在此省略。驱动信号Dw产生于输出电路31的节点N20。驱动信号Dw+x产生于输出电路32的节点N21。输出电路70包括晶体管Mb3与Mc3以及电容器CC3。晶体管Mb3的栅极接收控制信号SP，其漏极接收一时脉信号，且其源极耦接节点N22。电容器Cc3耦接晶体管Mb3的栅极与源极之间。晶体管Mc3的栅极接收另一时脉信号，其漏极耦接节点N21，且其源极耦接参考接地VGL。驱动信号Dw+y产生于节点N21。根据上述输出单元32的操作，输出单元70也执行相同的操作。因此省略不赘述。图8系表示图7A、图7B的实施例中起始信号STV、时脉信号CKl CK6、控制信号SP与SQ、以及驱动信号Dl D3的波形。与图4的控制信号SP相比，控制信号SP维持在位准LV5的时间延长，以供驱动信号D3的致能操作。同样地，时脉信号CKi+Ι延迟于前一时脉信号CKi 一单位时间TD，其中，i为一正整数且I彡i彡5(5 = j-1，j = 6)。在此实施例中，每一驱动单元所接收的数个时脉信号的时序与其所输出的驱动信号相关联。关于每一驱动单元中晶体管Mbl、Mb2、与Mb3所接收的时脉信号的时序，在此实施例中，晶体管Mb2所接收的时脉信号以第一既定数量的单位时间Td来延迟于晶体管Mbl所接收的时脉信号，且晶体Mb3所接收的时脉信号以第二既定数量的单位时间Td来延迟于 晶体管Mbl所接收的时脉信号。参阅图7A、图7B以及图8，对于每一驱动单元而言，当输出单元31所输出的驱动信号为驱动信号Dl Dn中的第w个驱动信号、输出单元32所输出的驱动信号为驱动信号Dl Dn中的第w+x个驱动信号、且输出单元70所输出的驱动信号为驱动信号Dl Dn中的第w+y个驱动信号时，第一既定数量等于x且第二既定数量等于
1。举例来说，在驱动单元RUl中，输出单元31系输出第I个驱动信号Dl(W= I)，输出单元32输出第2个驱动信号D2(x = I)，且输出单元70输出第3个驱动信号D3(y = 2)，此时，根据控制信号Dl、D2、与D3的致能时序，晶体管Mbl接收时脉信号CKl，晶体管Mb2接收时脉信号CK2，且晶体管Mb3接收时脉信号CK3，其中，时脉信号CK2以一个单位时间Td (x =I)来延迟于时脉信号CK1，且时脉信号CK3以两个单位时间Td(y = I)来延迟于时脉信号CKl。关于单一输出单兀所接收的两个时脉信号的时序，在本发明实施例中，每一输出单元所接收的两个时脉信号都相差两个单位时间TD。详细来说，在输出单元31中，时脉信号CK3延迟时脉信号CKl两个单位时间Td ;在输出单元32中，时脉信号CK4延迟时脉信号CK2两个单位时间Td ;在输出单元70中，时脉信号CK5延迟时脉信号CK3两个单位时间TD。
在图6以及图7A、图7B的实施例中，每一驱动单元系产生连续的三个驱动信号。然而，在其他实施例中，每一驱动单元可产生及控制不连续的三驱动信号Dw、Dw+x、与Dw+y，例如X = 2且y = 4。举例来说,驱动单元RUl产生两驱动信号Dl、D3、与D5 (w = Ux =
2、y= 4);驱动单元RU2产生控制两驱动信号D2、D4、与D6 (w = 2、x = 2、y = 4);驱动单元RU3产生两驱动信号D7、D9、与Dll (w = 5、X = 2、y = 4);驱动单元RU4产生控制两驱动信号D8、D10、与D12(w = 6、x = 2、y = 4)。假设k与η皆为偶数时，驱动单元RUk则产生三驱动信号Dn-4、Dn_2、与Dn(w = n_4、x = 2、y = 4)。在此情况下,对于每一驱动单元中晶体管Mbl、Mb2、与Mb3所接收的时脉信号的时序，晶体管Mb2所接收的时脉信号以2个(第一既定数量=X = 2)的单位时间Td来延迟于晶体管Mbl所接收的时脉信号，且晶体管Mb3所接收的时脉信号以4个(第二既定数量=y = 4)的单位时间Td来延迟于晶体管Mbl所接收的时脉信号。参阅图8以及图9A、图9B，举例来说，在驱动单元RUl中，输出单元31系输出第I个驱动信号Dl (w = I),输出单兀32输出第3个驱动信号D3 (x = 2),且输出单元70输出第3个驱动信号D5(y = 4)，此时，根据控制信号Dl、D3、与D5的致能时序，晶体管Mbl接收时脉信号CKl，晶体管Mb2接收时脉信号CK3，且晶体管Mb3接收时脉信号CK5，其中，时脉信号CK3以2个(X = 2)单位时间Td来延迟于时脉信号CKl，且时脉信号CK5以4个(y = 4)单位时间Td来延迟于时脉信号CKl。关于单一输出单元所接收的两个时脉信号的时序，每一输出单兀所接收的两个时脉信号仍然相差两个单位时间TD。详细来说,在输出单元31中，时脉信号CK3延迟时脉信号CKl两个单位时间Td ;在输出单元32中，时脉信号CK5迟时脉信号CK3两个单位时间Td ;在输出单元70中，时脉信号CKl迟时脉信号CK5两个单位时间Td。在图2的实施例中，显示面板2包括配置在显示阵列20 —侧的驱动装置21。而再其他实施例中，显示面板2可更包括驱动装置100。如前所述，驱动单元21配置在显示阵列20的一侧，且包括驱动单元RUl RUk0驱动装置100配置在显示阵列20的另一侧。驱动装置100包括驱动单元LUl LUh以及至少一个驱动单元SLU, h为一正整数。驱动单元LUl LUh输出驱动信号Dl Dn分别至栅极线GLl GLn。驱动单元LUl LUh与驱动单元RUl RUk具有相同的电路架构，同样具有控制电路30、输出电路31与32、以及维持电路33。·
在图2中，每一驱动单元产生连续的两个驱动信号Dw与Dw+x(在图2中x = I)。根据图3A、图3B的实施例，每一驱动单元的输出电路31系于节点N20产生驱动信号Dw，而输出电路32系于节点N22产生驱动信号Dw+x。对于每一驱动单元而言，输出电路31所产生的驱动信号Dw的强度大于输出电路32所产生的驱动信号Dw+x的强度，可能会导致显示影像的不均匀。因此，为了能在显示面板2上均匀地显示影像并维持显示面板2的良好驱动稳定度，驱动信号Dw+x可同时由驱动装置100中对应的驱动单元的输出电路31所产生以及控制，而驱动信号Dw同时由驱动装置100中对应的驱动单元的输出电路32所产生以及控制。同样地，对于驱动装置100中的每一驱动单元而言，输出电路31所产生的驱动信号的强度大于输出电路32所产生的驱动信号的强度。因此，驱动信号Dw与Dw+x都同时由一个输出单元31以及一个输出单元与32所产生以及控制，使得驱动信号Dw与Dw+x的强度相问。此外，根据上述，驱动信号Dw与Dw+x都同时由一个输出单兀31以及一个输出单元与32所产生以及控制。因此，在驱动信号Dw/Dw+x被反致能时，透过耦接于对应输出单元31的维持电路33的晶体管MQ来使其稳定地维持在反致能状态，藉此可避免时脉信号透过对应的晶体管Mb2的闸-漏极电容(Cgd)耦合效来影响驱动信号Dw/Dw+x的位准。举例来说，驱动单元RU2的输出电路31于节点N20产生驱动信号D3，而输出电路32于节点N21产生驱动信号D4。同时，驱动信号D3系由驱动单元LUl的输出电路32于节点N21所产生，而驱动信号D4系由驱动单元LU2的输出电路31于节点N20所产生。须注意，此时的驱动信号Dl除了由驱动单元RUl的输出电路31所产生外，其也由驱动装置100中的驱动单元SLU所产生。驱动单元SLU输出单一驱动信号，其可以是图I的驱动单元I。在此实施例中，驱动单元SLU的数量系依据驱动信号的数量而定。驱动单元SLU的数量为小于等于2,用来产生并控制驱动信号Dl Dn中的第一者(Dl)、最后一者(Dn)、或第一者与最后一者。假设具有偶数个驱动信号(即η为偶数)，因此，如图10所示，驱动信号Dn也由另一驱动单元SLU所产生。本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当以本发明权利要求所界定者为准。
权利要求
1.一种驱动装置，其特征在于，所述的驱动装置包括 复数驱动单元，用以根据复数时脉信号CKl CKj来产生复数驱动信号Dl Dn，其中，所述的驱动信号Dl Dn依序地被致能，j、η各自为一正整数； 其中，所述的时脉信号CKi+Ι以一单位时间来延迟于所述的时脉信号CKi，i为一正整数且j-Ι;以及 其中，每一所述的驱动单元产生所述的驱动信号Dl Dn中至少两驱动信号，且每一所述的驱动单元包括 一控制电路，用以产生一第一控制信号以及一第二控制信号； 一第一输出电路，用以产生所述的驱动信号Dl Dn中的一第一驱动信号，且根据所述的第一控制信号以及所述的时脉信号CKl CKj中一第一时脉信号与一第二时脉信号来致能所述的第一驱动信号；以及 一第二输出电路，用以产生所述的驱动信号Dl Dn中的一第二驱动信号，且根据所述的第一控制信号以及所述的时脉信号CKl CKj中一第三时脉信号与一第四时脉信号来致能所述的第二驱动信号，其中，所述的第一驱动信号以及所述的第二驱动信号依序地被致倉泛。
2.如权利要求I所述的驱动装置，其特征在于，所述的第一输出电路包括 一第一晶体管，具有接收所述的第一控制信号的栅极、接收所述的第一时脉信号的漏极、以及耦接一第一节点的源极； 一电容器，耦接于所述的第一晶体管的栅极与源极之间；以及一第二晶体管，具有接收所述的第二时脉信号的栅极、耦接所述的第一节点的漏极、以及耦接一参考接地的源极； 其中，所述的第一驱动信号产生于所述的第一节点。
3.如权利要求2所述的驱动装置，其特征在于，所述的第二输出电路包括 一第三晶体管，具有接收所述的第一控制信号的栅极、接收所述的第三时脉信号的漏极、以及耦接一第二节点的源极； 一电容器，耦接于所述的第三晶体管的栅极与源极之间；以及一第四晶体管，具有接收所述的第四时脉信号的栅极、耦接所述的第二节点的漏极、以及耦接所述的参考接地的源极； 其中，所述的第二驱动信号产生于所述的第二节点。
4.如权利要求3所述的驱动装置，其特征在于，所述的第二时脉信号以两个所述的单位时间来延迟于所述的第一时脉信号，所述的第四时脉信号两个所述的单位时间来延迟于所述的第三时脉信号，且所述的第三时脉信号以一既定数量的所述的单元时间来延迟于所述的第一时脉信号。
5.如权利要求4所述的驱动装置，其特征在于，当所述的第一驱动信号为所述的驱动信号Dl Dn中的第w个驱动信号且所述的第二驱动信号为所述的驱动信号Dl Dn中的第w+x个驱动信号时，所述的既定数量等于X，w为一正整数且I彡w彡n-1，X为一正整数且 I < X < n_w。
6.如权利要求4所述的驱动装置，其特征在于，当所述的第一控制信号导通所述的第一晶体管时，所述的第一驱动信号根据所述的第一时脉信号的一脉波而致能，且当所述的第一控制信号导通所述的第三晶体管时，所述的第二驱动信号根据所述的第三时脉信号的一脉波而致能。
7.如权利要求I所述的驱动装置，其特征在于，当每一所述的驱动单元产生所述的驱动信号Dl Dn中三个驱动信号时，每一所述的驱动单元更包括 一第二输出电路，用以产生所述的驱动信号Dl Dn中的一第三驱动信号，且根据所述的第一控制信号以及所述的时脉信号CKl CKj中一第五时脉信号与一第六时脉信号来致能所述的第二驱动信号，其中，所述的第一驱动信号、所述的第二驱动信号、以及所述的第三驱动信号依序地被致能。
8.如权利要求7所述的驱动装置，其特征在于，所述的第二时脉信号以两个所述的单位时间来延迟于所述的第一时脉信号，所述的第四时脉信号以两个所述的单位时间来延迟于所述的第三时脉信号，所述的第六时脉信号以两个所述的单位时间来延迟于所述的第五时脉信号，所述的第三时脉信号以一第一既定数量的所述的单元时间来延迟于所述的第一时脉信号，且所述的第五时脉信号以一第二既定数量的所述的单元时间来延迟于所述的第一时脉信号。
9.如权利要求8所述的驱动装置，其特征在于，当所述的第一驱动信号为所述的驱动信号Dl Dn中的第w个驱动信号，所述的第二驱动信号为所述的驱动信号Dl Dn中的第w+x个驱动信号，且所述的第三驱动信号为所述的驱动信号Dl Dn中的第w+y个驱动信号时，所述的第一既定数量等于X，且所述的第二既定数量等于1，w为一正整数且I w ^ n-2, X为一正整数且I < X < n-W-1, y为一正整数且K乃(n_w。
10.如权利要求7所述的驱动装置，其特征在于，所述的第一驱动信号根据所述的第一时脉信号的一脉波而致能，所述的第二驱动信号根据所述的第三时脉信号的一脉波而致能，且所述的第三驱动信号根据所述的第五时脉信号的一脉波而致能。
11.如权利要求I所述的驱动装置，其特征在于，每一所述的驱动单元更包括 一维持电路，耦接所述的第一输出电路，用以在所述的第一驱动信号被反致能时，根据所述的第二控制信号来维持所述的第一驱动信号的位准。
12.如权利要求11所述的驱动装置，其特征在于，所述的维持电路包括 一晶体管，具有接收所述的第二控制信号的栅极、耦接所述的第一输出电路的漏极、以及耦接一参考接地的源极； 其中，当所述的第一驱动信号被反致能时，所述的晶体管根据所述的第二控制信号而导通，以将所述的第一驱动信号的位准维持在所述的参考接地的位准。
13.—种显示面板，其特征在于，所述的显示面板包括 复数栅极线GLl GLn,以一第一方向依序配置，η为一正整数； 复数源极线，以一第二方向依序配置，且与所述的栅极线GLl GLn交错形成一显示阵列；以及 复数驱动单元，用以根据复数时脉信号CKl CKj来产生驱动信号Dl Dn，j为一正整数； 其中，所述的驱动单元将所述的驱动信号Dl Dn分别提供至所述的栅极线GLl GLn,所述的驱动信号Dl Dn依序地被致能，且所述的时脉信号CKi+Ι以一单位时间来延迟于所述的时脉信号CKi，i为一正整数且j-1 ;以及其中，所述的驱动单元中的每一者产生所述的驱动信号Dl Dn中至少两驱动信号且包括 一控制电路，用以产生一第一控制信号以及一第二控制信号； 一第一输出电路，用以产生所述的驱动信号Dl Dn中的一第一驱动信号，且根据所述的第一控制信号以及所述的时脉信号CKl CKj中一第一时脉信号与一第二时脉信号来致能所述的第一驱动信号；以及 一第二输出电路，用以产生所述的驱动信号Dl Dn中的一第二驱动信号，且根据所述的第一控制信号以及所述的时脉信号CKl CKj中一第三时脉信号与一第四时脉信号来致能所述的第二驱动信号。
14.如权利要求13所述的显示面板，其特征在于，所述的第一输出电路包括 一第一晶体管，具有接收所述的第一控制信号的栅极、接收所述的第一时脉信号的漏极、以及耦接一第一节点的源极； 一电容器，耦接接于所述的第一晶体管的栅极与源极之间；以及一第二晶体管，具有接收所述的第二时脉信号的栅极、接收所述的第一节点的漏极、以及耦接一参考接地的源极； 其中，所述的第一驱动信号产生于所述的第一节点。
15.如权利要求14所述的显示面板，其特征在于，所述的二输出电路包括 一第三晶体管，具有接收所述的第一控制信号的栅极、接收所述的第三时脉信号的漏极、以及耦接一第二节点的源极； 一电容器，耦接接于所述的第三晶体管的栅极与源极之间；以及一第四晶体管，具有接收所述的第四时脉信号的栅极、接收所述的第二节点的漏极、以及耦接所述的参考接地的源极； 其中，所述的第二驱动信号产生于所述的第二节点。
16.如权利要求15所述的显示面板，其特征在于，所述的第二时脉信号以两个所述的单位时间来延迟于所述的第一时脉信号，所述的第四时脉信号两个所述的单位时间来延迟于所述的第三时脉信号，且所述的第三时脉信号以一既定数量的所述的单元时间来延迟于所述的第一时脉信号。
17.如权利要求16所述的显示面板，其特征在于，当所述的第一驱动信号为所述的栅极线GLl GLn中的第w个栅极线且所述的第二驱动信号为所述的栅极线GLl GLn中的第w+x个栅极线时，所述的既定数量等于X，w为一正整数且I彡w彡n-1，X为一正整数且I ^ X ^ n_w。
18.如权利要求16所述的显示面板，其特征在于，当所述的第一控制信号导通所述的第一晶体管时，所述的反致能状态第一驱动信号根据所述的第一时脉信号的一脉波而致能，且当所述的第一控制信号导通所述的第三晶体管时，所述的第二驱动信号根据所述的第三时脉信号的一脉波而致能。
19.如权利要求13所述的显示面板，其特征在于，所述的等驱动单元区分为一第一组以及一第二组；以及 其中，每一所述的驱动信号由归属于所述的第一组的所述的驱动单元中的一者的所述的第二输出电路以及归属于所述的第二组的所述的驱动单元中的一者的所述的第一输出电路所产生。
20.如权利要求19所述的显示面板，其特征在于，所述的第一组的所述的驱动单元配置在所述的显示阵列的一侧，所述的第二组的所 述的驱动单元配置在所述的显示阵列的另一侧。
21.如权利要求13所述的显示面板，其特征在于，所述的等驱动单元中的每一者包括一维持电路，耦接所述的第一输出电路，用以在所述的第一驱动信号被反致能时，根据所述的第二控制信号来维持所述的第一驱动信号的信号。
全文摘要
本发明公开了一种驱动装置，其复数驱动单元根据复数时脉信号来产生依序被致能的复数驱动信号。每一驱动单元产生至少两驱动信号且包括驱动电路、第一与第二输出电路、及维持电路。控制电路产生第一控制信号以及第二控制信号。第一输出电路产生第一驱动信号，且根据第一控制信号以及第一与第二时脉信号来致能第一驱动信号。第二输出电路产生第二驱动信号，且根据第一控制信号以及第三与第四时脉信号来致能第二驱动信号。第一与第二驱动信号系依序地被致能。
文档编号G09G3/20GK102956175SQ201110239098
公开日2013年3月6日 申请日期2011年8月19日 优先权日2011年8月19日
发明者黄筑琳, 江建学 申请人:奇美电子股份有限公司, 群康科技(深圳)有限公司