GOA驱动电路及液晶显示装置的制作方法

本发明涉及液晶显示领域，特别是涉及一种GOA驱动电路及液晶显示装置。

背景技术：

Gate Driver On Array，简称GOA，也就是利用现有薄膜晶体管液晶显示器阵列制程将栅极行扫描驱动信号电路制作在阵列基板上，实现对像素结构逐行扫描的驱动方式的一项技术。

现有技术中，GOA电路的薄膜晶体管经常采用铟镓锌氧化物，铟镓锌氧化物的开启电压Vth容易产生漂移，该上拉控制模块的薄膜晶体管由于开启电压Vth飘移容易造成该栅极信号点Q漏电，影响GOA单元的功能。

因此，现有技术存在缺陷，急需改进。

技术实现要素：

本发明的目的在于提供一种改进的GOA驱动电路及液晶显示装置。

为解决上述问题，本发明提供的技术方案如下：

本发明提供一种GOA驱动电路，该GOA驱动电路包括多个级联的GOA单元，按照第N级GOA单元输出栅极驱动信号给显示区域第N级水平扫描线Gn，该第N级GOA单元包括上拉模块、上拉控制模块、下拉维持模块、下传模块以及自举电容模块；所述上拉模块、下拉维持模块以及自举电容模块均分别与第N级栅极信号点Qn以及第N级水平扫描线Gn电连接，所述上拉控制模块以及下传模块与第N级栅极信号点Qn连接；

所述上拉控制模块包括第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管，所述第一薄膜晶体管的源极以及第二薄膜晶体管的漏极均与第三薄膜晶体管的漏极连接，所述第二薄膜晶体管的源极以及第三薄膜晶体管的栅极均与第N级栅极信号点Qn连接，所述第三薄膜晶体管的源极与下拉维持模块连接，所述第一薄膜晶体管以及第二薄膜晶体管的栅极连接并接入第一高频时钟信号；

所述下拉维持模块接入基准低电压源，当第N级水平扫描线Gn处于非工作时间内时，所述下拉维持模块将第N级栅极信号点Qn以及第N级水平扫描线Gn与基准低电压源连通，从而将第N级栅极信号点Qn以及第N级水平扫描线Gn的电位拉低至低电平；将第三薄膜晶体管的源极与所述基准低电压源连通，从而将第三薄膜晶体管的源极拉低至低电平。

优选地，所述下拉维持模块包括两个下拉维持单元；每一所述下拉维持单元均包括第四薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管以及第十薄膜晶体管；

所述第七薄膜晶体管的漏极与栅极均与第八薄膜晶体管的漏极连接并接入低频时钟信号，所述第七薄膜晶体管的源极、第八薄膜晶体管的栅极以及第十薄膜晶体管的漏极连接于第一节点，所述第八薄膜晶体管的源极、第九薄膜晶体管的漏极、第四薄膜晶体管的栅极以及第六薄膜晶体管的栅极连接于第二节点，所述第四薄膜晶体管、第六薄膜晶体管以及第十薄膜晶体管的源极连接并接入基准低电压源输入的第一低电压，所述第九薄膜晶体管的源极接入基准低电压源输入的第二低电压，所述第四薄膜晶体管的漏极、第九薄膜晶体管的栅极以及第十薄膜晶体管的栅极均与第N级栅极信号点Qn连接，所述第六薄膜晶体管的漏极分别与第三薄膜晶体管的源极以及第N级水平扫描线Gn连接；该两个下拉维持单元分别接入的低频时钟信号相位相反。

优选地，该两个下拉维持单元的低频时钟信号LC分别通过不同的公共金属线接入。

优选地，所述下传模块包括第十一薄膜晶体管，所述第十一薄膜晶体管的漏极接入第二高频时钟信号，所述第十一薄膜晶体管的栅极与第N级栅极信号点Qn，所述第十一薄膜晶体管的源极输出第N级下传信号STn；

所述第一下拉维持单元还包括第五薄膜晶体管，所述第五薄膜晶体管的栅极与所述第二节点连接，所述第五薄膜晶体管的漏极与所述第十一薄膜晶体管的源极连接，所述第五薄膜晶体管的源极接入所述第一低电压。

优选地，所述第二低电压的电压值小于所述第二低电压的电压值。

优选地，所述上拉模块包括第十二薄膜晶体管，所述第十二薄膜晶体管的漏极接入所述第二高频时钟信号，所述第十二薄膜晶体管的源极与所述第N级水平扫描线Gn连接，所述第二薄膜晶体管的栅极与所述第N级栅极信号点连接。

优选地，所述第二高频时钟信号与所述第二高频时钟信号反相。

优选地，所述自举电容模块包括自举电容，所述自举电容的一端与所述第N级栅极信号点Qn连接，所述自举电容的另一端与所述第N级水平扫描线连接。

优选地，所述第一薄膜晶体管第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管均为铟镓锌氧化物薄膜晶体管。

本发明还提供一种液晶显示装置，包括上述任一项所述的GOA驱动电路。

本发明提供的GOA驱动电路的上拉控制模块包括第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管，所述第一薄膜晶体管的源极以及第二薄膜晶体管的漏极均与第三薄膜晶体管的漏极连接，所述第二薄膜晶体管的源极以及第三薄膜晶体管的栅极均与第N级栅极信号点Qn连接，所述第三薄膜晶体管的源极与下拉维持模块连接，所述第一薄膜晶体管以及第二薄膜晶体管的栅极连接并接入第一高频时钟信号；当第N级水平扫描线Gn处于非工作时间内时，所述下拉维持模块将第三薄膜晶体管的源极与所述基准低电压源连通，从而将第三薄膜晶体管的源极拉低至低电平，从而避免该上拉控制模块向该栅极信号点漏电，并且由于省略了下拉模块开可以减少薄膜晶体管的数量。

附图说明

图1是本发明一优选实施例中的GOA驱动电路的第N级GOA单元的原理框图。

图2是本发明图1所示实施例中的GOA驱动电路的第N级GOA单元的电路结构图。

具体实施方式

以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。

在图中，结构相似的模块是以相同标号表示。

请参照图1，该GOA驱动电路包括包括多个级联的GOA单元，按照第N级GOA单元输出栅极驱动信号给显示区域第N级水平扫描线Gn。该第N级GOA单元包括上拉控制模块101、上拉模块102、下拉维持模块103、下传模块105以及自举电容模块104。

其中，该上拉模块102、下拉维持模块103以及自举电容模块104均分别与第N级栅极信号点Qn以及第N级水平扫描线Gn电连接，该上拉控制模块101与该第N级栅极信号点Qn连接，下传模块105与第N级栅极信号点Qn连接。

同时参照图1以及图2，具体地，该上拉模块102包括第十二薄膜晶体管T12，该第十二薄膜晶体管T12的漏极接入第二高频时钟信号CK，该第十二薄膜晶体管T12的源极与第N级水平扫描线Gn连接，该第十二薄膜晶体管T12的栅极与第N级栅极信号点Qn连接。该上拉模块102用于根据该第二高频时钟信号CK输出栅极扫描信号给该第N级水平扫描线。

该下传模块105包括第十一薄膜晶体管T11，该第十一薄膜晶体管T11的漏极接入第二高频时钟信号CK，该第十一薄膜晶体管T11的栅极与第N级栅极信号点Qn，该第十一薄膜晶体管T11源极输出第N级下传信号STn给第N+1级GOA单元的上拉控制模块101。

该上拉控制模块101用于控制该上拉模块102的第十二薄膜晶体管T12以及下传模块105的第十一薄膜晶体管T11的导通时间。

该上拉控制模块101包括第一薄膜晶体管T1、第二薄膜晶体管T2以及第三薄膜晶体管T3。该第一薄膜晶体管T1的源极以及第二薄膜晶体管T2的漏极均与第三薄膜晶体管T3的漏极连接，第二薄膜晶体管T2的源极以及第三薄膜晶体管T3的栅极均与第N级栅极信号点Qn连接，第三薄膜晶体管T3的源极与下拉维持模块103连接，第一薄膜晶体管T1以及第二薄膜晶体管T2的栅极连接并接入第一高频时钟信号XCK。当该第N级GOA单元为第1级GOA单元时，该第一薄膜晶体管T1的漏极接入开启信号STV。当该第N级GOA单元不为第1级GOA单元时，该第一薄膜晶体管以及第二薄膜晶体管的栅极连接并与第N-1级GOA单元的下传模块105连接，以接收下传模块105发送的下传信号STn-1。

该自举电容模块104包括自举电容Cb，该自举电容的一端与该第N级栅极信号点连接，该自举电容Cb的另一端与该第N级水平扫描线Gn连接。

该下拉维持模块103下接入基准低电压源，当第N级水平扫描线Gn处于非工作时间内时，下拉维持模块103将第N级栅极信号点Qn以及第N级水平扫描线Gn与基准低电压源连通，从而将第N级栅极信号点Qn以及第N级水平扫描线Gn的电位拉低至低电平；将第三薄膜晶体管T3的源极与基准低电压源连通，从而将第三薄膜晶体管T3的源极拉低至低电平。

具体地，该下拉维持模块103包括两个结构相同的下拉维持单元1031。

其中，每一下拉维持单元1031均包括第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9以及第十薄膜晶体管T10。

该第七薄膜晶体管T7的漏极与栅极均与第八薄膜晶体管T8的漏极连接并接入低频时钟信号LC1/LC2。该第七薄膜晶体管T7的源极、第八薄膜晶体管T8的栅极以及第十薄膜晶体管T10的漏极连接于第一节点a1。该第八薄膜晶体管T8的源极、第九薄膜晶体管T9的漏极、第四薄膜晶体管T4的栅极、第五薄膜晶体管T5的栅极以及第六薄膜晶体管T6的栅极连接于第二节点a2，通过该a2点的电压来控制该第四薄膜晶体管T4、第五薄膜晶体管T5以及第六薄膜晶体管T6开关。

第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6以及第十薄膜晶体管T10的源极连接并接入基准低电压源输入的第一低电压VSS1，第九薄膜晶体管T9的源极接入基准低电压源输入的第二低电压VSS2。该第四薄膜晶体管T4的漏极、第九薄膜晶体管T9的栅极以及第十薄膜晶体管T10的栅极均与第N级栅极信号点Qn连接，第六薄膜晶体管T6的漏极分别与第三薄膜晶体管T3的源极以及第N级水平扫描线Gn连接；该第五薄膜晶体管T5的漏极与该第十一薄膜晶体管T11的源极连接。由于第二低电压的电压值小于所述第二低电压的电压值，可以进一步防止栅极信号点漏电。

该第一至第十二薄膜晶体管均为铟镓锌氧化物薄膜晶体管。

该两个下拉维持单元1031分别接入的低频时钟信号LC1/LC2的相位相反，从而可以使得该两个下拉维持单元1031交替工作，避免因为电压应力导致薄膜晶体管失效。

本发明提供的GOA驱动电路的上拉控制模块包括第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管，所述第一薄膜晶体管的源极以及第二薄膜晶体管的漏极均与第三薄膜晶体管的漏极连接，所述第二薄膜晶体管的源极以及第三薄膜晶体管的栅极均与第N级栅极信号点Qn连接，所述第三薄膜晶体管的源极与下拉维持模块连接，所述第一薄膜晶体管以及第二薄膜晶体管的栅极连接并接入第一高频时钟信号；当第N级水平扫描线Gn处于非工作时间内时，所述下拉维持模块将第三薄膜晶体管的源极与所述基准低电压源连通，从而将第三薄膜晶体管的源极拉低至低电平，从而避免该上拉控制模块向该栅极信号点漏电，并且由于省略了下拉模块开可以减少薄膜晶体管的数量。

综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。