移位寄存器及其驱动方法与流程

本公开涉及一种移位寄存器及其驱动方法。

背景技术：

薄膜晶体管液晶显示器(TFT-LCD)广泛应用于生产生活的各个领域，其采用M*N点排列的逐行扫描矩阵显示。在进行显示时，TFT-LCD通过驱动电路来驱动显示面板中的各个像素进行显示。TFT-LCD的驱动电路主要包含栅极驱动电路和数据驱动电路。其中，数据驱动电路用于依据时钟信号定时将输入的数据顺序锁存并将锁存的数据转换成模拟信号后输入到显示面板的数据线。栅极驱动电路通常用移位寄存器来实现，所述移位寄存器将时钟信号转换成开启/断开电压，分别输出到显示面板的各条栅线上。显示面板上的一条栅线通常与一个移位寄存器(即移位寄存器的一级)对接。通过使得各个移位寄存器依序轮流输出开启电压，实现对显示面板中像素的逐行扫描。

另一方面，随着平板显示的发展，高分辨率、窄边框成为发展的趋势。针对这一趋势，出现了阵列基板栅极驱动(Gate Driver on Array，GOA)技术。GOA技术直接将TFT-LCD的栅极驱动电路集成制作在阵列基板上，由此来代替在面板外沿粘接的、由硅芯片制作的驱动芯片。由于该技术可以将驱动电路直接做在阵列基板上，面板周围无需再粘接IC和布线，减少了面板的制作程序，降低了产品成本，同时提高了TFT-LCD面板的集成度，使面板实现窄边框和高分辨率。

技术实现要素：

本公开提供了一种移位寄存器及其驱动方法。通过增加一个输入端和两个P型晶体管来抑制输出端噪声，提高工作的稳定性，从而可以延长应用该移位寄存器的TFT-LCD的使用寿命。

根据本公开的一方面，公开了一种移位寄存器，包含：

输入单元，其第一端与该移位寄存器的第一输入端连接用于从该第一输入端接收第一输入信号，第二端与上拉节点连接，第三端与第一时钟信号端连接；

输出单元，其第一端与第二时钟信号端连接，第二端与上拉节点连接，第三端与该移位寄存器的输出端连接；

复位单元，其第一端与复位信号端连接，第二端与上拉节点连接，第三端与第一电源电压端连接，第四端与该移位寄存器的输出端连接；

下拉单元，其第一端与下拉节点连接，第二端与该移位寄存器的输出端连接，第三端与上拉节点连接，第四端与第一电源电压端连接；

下拉控制单元，其第一端与第一时钟信号端连接，第二端与第二时钟信号端连接，第三端与下拉节点连接，第四端与第一电源电压端连接，第五端与上拉节点连接；以及

第一降噪单元，其第一端与该移位寄存器的第二输入端连接用于从该第二输入端接收第二输入信号，第二端与该移位寄存器的第一输入端连接用于从该第一输入端接收第一输入信号，第三端与该移位寄存器的输出端连接，第四端与第一电源电压端连接，配置为在无输入信号时持续降低该移位寄存器的输出端的噪声。

根据本公开的又一方面，公开了一种移位寄存器的驱动方法，该移位寄存器包含输入单元、输出单元、复位单元、下拉单元、下拉控制单元和第一降噪单元，该方法包含：

由输入单元将所接收的输入信号传递到上拉节点；

由输出单元将第二时钟信号端的第二时钟信号输出到该移位寄存器的输出端；

由复位单元将上拉节点处的上拉信号复位至第一电源电压端的电源电压以及将该移位寄存器的输出端的输出信号复位至第一电源电压端的电源电压；

由下拉控制单元控制下拉单元是否进行操作；

由下拉单元将所述移位寄存器的输出端的输出信号和所述上拉节点处的上拉信号下拉至所述第一电源电压端的电源电压；以及

由第一降噪单元在无输入信号时持续降低该移位寄存器的输出端的噪声。

在本公开实施例的移位寄存器中，增加了一个输入端和两个P型晶体管来抑制上拉节点处电压异常导致的输出端噪声，从而可以延长应用该移位寄存器的TFT-LCD的使用寿命。

附图说明

图1示出了根据本公开实施例的移位寄存器的框图。

图2示出了根据本公开实施例的移位寄存器的一种示例电路结构图。

图3示出了图2中的移位寄存器的示例电路的操作时序图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。

本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的连接方式可以互换，因此，本公开实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除栅极之外的两极，而将其中一极称为漏极，另一极称为源极。

传统GOA电路输出端存在噪声。本公开利用P型TFT单元，减少GOA电路相关不良，提高GOA电路稳定性，消除GOA电路中的电容残留的电荷。

图1示出了根据本公开实施例的移位寄存器的框图。如图1所示，在一个实施例中，该移位寄存器100包含输入单元11、输出单元12、复位单元13、下拉单元14、下拉控制单元15和第一降噪单元16。

输入单元11的第一端与该移位寄存器的第一输入端INPUT连接用于从该第一输入端INPUT接收第一输入信号，第二端与上拉节点PU连接，第三端与第一时钟信号端CLKB连接。该输入单元11被配置为在第一输入端INPUT的第一输入信号处于有效输入电平时，或者在第一时钟信号端CLKB处的第一时钟信号处于有效控制电平时，将所接收的第一输入信号传递到上拉节点PU。

输出单元12的第一端与第二时钟信号端CLK连接，第二端与上拉节点PU连接，第三端与该移位寄存器的输出端OUTPUT连接。该输出单元12被配置来在上拉节点PU处的上拉信号处于有效上拉电平时将第二时钟信号端CLK的第二时钟信号输出到输出端OUTPUT。

复位单元13的第一端与复位信号端RESET连接，第二端与上拉节点PU连接，第三端与第一电源电压端VSS连接，第四端与该移位寄存器的输出端OUTPUT连接。该复位单元13被配置来在复位信号端RESET的复位信号处于有效控制电平时将上拉节点PU处的上拉信号复位至第一电源电压端VSS的电源电压以及将输出端OUTPUT的输出信号复位至第一电源电压端VSS的电源电压。

下拉单元14的第一端与下拉节点PD连接，第二端与该移位寄存器的输出端OUTPUT连接，第三端与上拉节点PU连接，第四端与第一电源电压端VSS连接。该下拉单元14被配置来在下拉节点PD处的下拉信号处于有效下拉电平时将所述输出端OUTPUT和所述上拉节点PU下拉至所述第一电源电压端VSS的电源电压。

下拉控制单元15的第一端与第一时钟信号端CLKB连接，第二端与第二时钟信号端CLK连接，第三端与下拉节点PD连接，第四端与第一电源电压端连接VSS，第五端与上拉节点PU连接。该下拉控制单元15被配置为控制下拉单元14是否进行操作。例如，下拉控制单元15在上拉节点PU处的上拉信号处于有效上拉电平时，或在第一时钟信号端CLKB处的第一时钟信号处于有效控制电平时，在下拉节点PD处产生处于非有效下拉电平的下拉信号，而在上拉节点PU处的上拉信号处于非有效上拉电平时并且在第二时钟信号端CLK处的第二时钟信号处于有效控制电平时在下拉节点PD处产生处于有效下拉电平的下拉信号。

第一降噪单元16的第一端与该移位寄存器的第二输入端INPUTB连接用于从该第二输入端INPUTB接收第二输入信号，第二端与该移位寄存器的第一输入端INPUT连接用于从该第一输入端INPUT接收第一输入信号，第三端与该移位寄存器的输出端OUTPUT连接，第四端与第一电源电压端VSS连接。该降噪单元16被配置为在无输入信号时持续降低该移位寄存器的输出端的噪声。

所述第一时钟信号端CLKB的第一时钟信号与第二时钟信号端CLK的第二时钟信号反相。

第一电源电压端VSS是低电源电压端。

如图1所示，在一个实施例中，该移位寄存器进一步包含第二降噪单元17。第二降噪单元17的第一端与第一时钟信号端CLKB连接，第二端与该移位寄存器的输出端OUTPUT连接，第三端与第一电源电压端VSS连接。第二降噪单元17被配置为在第一时钟信号端CLKB处的第一时钟信号处于有效控制电平时，将所述移位寄存器的输出端OUTPUT的输出信号下拉至所述第一电源电压端VSS的电源电压。

图2示出了根据本公开实施例的移位寄存器的一种示例电路结构图。下面以图2中的第一降噪晶体管M13和第二降噪晶体管M14为P型晶体管，其它晶体管均为N型晶体管为例进行说明。如本领域技术人员所熟知的，N型晶体管在栅极输入高电平时导通，P型晶体管在栅极输入低电平时导通。

如图2所示，在一个实施例中，例如，输入单元11包括第一输入晶体管M1和第二输入晶体管M2。第一输入晶体管M1的栅极和第一极与第一输入端INPUT连接，第二极与上拉节点PU连接。第二输入晶体管M2的栅极与第一时钟信号端CLKB连接，INPUT连接，第二极与上拉节点PU连接。在第一输入端INPUT的第一输入信号处于高电平时，第一输入晶体管M1导通，将第一输入端INPUT的第一输入信号传递到上拉节点PU。或者，在第一时钟信号端CLKB处的第一时钟信号处于高电平时，第二输入晶体管M2导通，将第一输入端INPUT的第一输入信号传递到上拉节点PU。

在一个实施例中，例如，输出单元12包括输出晶体管M3和第一电容C1。输出晶体管M3的栅极与上拉节点PU连接，第一极与第二时钟信号端CLK连接，第二极与输出端OUTPUT连接。第一电容C1的第一端与上拉节点PU连接，第二端与输出端OUTPUT连接。在上拉节点PU处的上拉信号处于高电平时，输出晶体管M3导通，将第二时钟信号端CLK的第二时钟信号输出到输出端OUTPUT。

在一个实施例中，例如，复位单元13包括节点复位晶体管M4和输出复位晶体管M5。节点复位晶体管M4的栅极与复位信号端RESET连接，第一极与上拉节点PU连接，第二极与第一电源电压端VSS连接。输出复位晶体管M5的栅极与所述复位信号端RESET连接，第一极与所述输出端OUTPUT连接，第二极与所述第一电源电压端VSS连接。在复位信号端RESET处的复位信号处于高电平时，节点复位晶体管M4导通，将上拉节点PU处的上拉信号复位至第一电源电压端VSS的电源电压，并且输出复位晶体管M5导通，将输出端OUTPUT的输出信号复位至第一电源电压端VSS的电源电压。

在一个实施例中，例如，下拉单元14包括节点下拉晶体管M6和输出下拉晶体管M7。节点下拉晶体管M6的栅极与下拉节点PD连接，第一极与上拉节点PU连接，第二极与第一电源电压端VSS连接。输出下拉晶体管M7的栅极与下拉节点PD连接，第一极与输出端OUTPUT连接，第二极与第一电源电压端VSS连接。在下拉节点PD处的下拉信号处于高电平时，节点下拉晶体管M6和输出下拉晶体管M7导通，分别将所述移位寄存器的输出端OUTPUT的输出信号和所述上拉节点PU处的上拉信号下拉至所述第一电源电压端VSS的电源电压。

在一个实施例中，例如，下拉控制单元15包括第一下拉控制晶体管M8、第二下拉控制晶体管M9、第三下拉控制晶体管M10、第四下拉控制晶体管M11和第五下拉控制晶体管M12。第一下拉控制晶体管M8的栅极和下拉控制节点PD_CN连接，第一极与第二时钟信号端CLK连接，第二极与下拉节点PD连接。第二下拉控制晶体管M9的栅极与上拉节点PU连接，第一极与下拉节点PD连接，第二极与第一电源电压端VSS连接。第三下拉控制晶体管M10的栅极与第一时钟信号端CLKB连接，第一极与下拉节点PD连接，第二极与第一电源电压端VSS连接。第四下拉控制晶体管M11的栅极与第一时钟信号端CLKB连接，第一极与下拉控制节点PD_CN连接，第二极与第一电源电压端VSS连接。第五下拉控制晶体管M12的栅极和第一极与第二时钟信号端CLK连接，第二极与下拉控制节点PD_CN连接。例如，在上拉节点PU处的上拉信号PU处于高电平时，第二下拉控制晶体管M9导通，或在第一时钟信号端CLKB处的第一时钟信号处于高电平时，第三下拉控制晶体管M10导通，从而在下拉节点PD处产生处于低电平的下拉信号，节点下拉晶体管M6和输出下拉晶体管M7不导通。而在上拉节点PU处的上拉信号处于低电平时并且在第二时钟信号端CLK处的第二时钟信号处于高电平时，在下拉节点PD处产生处于高的下拉信号，节点下拉晶体管M6和输出下拉晶体管M7导通。

在一个实施例中，例如，第一降噪单元16包括第一降噪晶体管M13和第二降噪晶体管M14。第一降噪晶体管M13的其栅极与第二输入端INPUTB连接，第一极与输出端OUTPUT连接。第二降噪晶体管M14的栅极与第一输入端INPUT连接，第一极与第一降噪晶体管M13的第二极连接，第二极与第一电源电压端VSS连接。由于第一降噪晶体管M13和第二降噪晶体管M14均为P型晶体管，因此，在第一输入端INPUT和第二输入端INPUTB均无输入信号时，第一降噪晶体管M13和第二降噪晶体管M14均导通，从而将所述移位寄存器的输出端OUTPUT的输出信号持续下拉至所述第一电源电压端VSS的电源电压，从而降低第一电容C1中残存电荷对上拉节点PU和输出端OUTPUT的电压的影响，降低输出端OUTPUT的噪声。

当第一输入端INPUT和第二输入端INPUTB其中任意一个输入高电平的输入信号时，上拉节点PU处的上拉信号应处于高电平，第一降噪晶体管M13和/或第二降噪晶体管M14截止；当第一输入端INPUT和第二输入端INPUTB均输入低电平的输入信号时，上拉节点PU处的上拉信号应处于低电平，第一降噪晶体管M13和第二降噪晶体管M14导通，以达到消除第一电容C1中残存电荷对上拉节点PU和输出端OUTPUT的电压的影响，降低输出端OUTPUT的噪声，提高GOA单元稳定性。

在本公开实施例的移位寄存器中，增加了一个输入端INPUTB和两个P型晶体管来抑制上拉节点PU处电压异常导致的输出端噪声，从而可以延长应用该移位寄存器的TFT-LCD的使用寿命。

在一个实施例中，例如，该移位寄存器进一步包含第二降噪单元17。第二降噪单元17包括第三降噪晶体管M15。第三降噪晶体管M15的栅极与第一时钟信号端CLKB连接，第一极与输出端OUTPUT连接，第二极与第一电源电压端VSS连接。在第一时钟信号端CLKB处的第一时钟信号处于高电平时，第三降噪晶体管M15导通，将所述移位寄存器的输出端OUTPUT的输出信号下拉至所述第一电源电压端VSS的电源电压，降低输出端噪声。

图3示出了图2中的移位寄存器的示例电路的操作时序图。下面结合图2和图3对图2中的移位寄存器的驱动方法进行说明。

在第一阶段1(无输入阶段)，第一输入端INPUT的第一输入信号、第二输入端INPUTB的第二输入信号和第一时钟信号端CLKB处的第一时钟信号均处于低电平。第一输入晶体管M1和第二输入晶体管M2均截止，虽然第二时钟信号端CLK处的第二时钟信号处于高电平，但是由于上拉节点PU处的上拉信号处于低电平，输出晶体管M3截止，输出端OUTPUT输出低电平。第一降噪晶体管M13和第二降噪晶体管M14均导通，将输出端OUTPUT的输出信号下拉至第一电源电压端VSS的电源电压。

在第二阶段2(输入阶段)，第一输入端INPUT的第一输入信号和第一时钟信号端CLKB处的第一时钟信号均处于高电平，第二输入端INPUTB的第二输入信号和第二时钟信号端CLK处的第二时钟信号均处于低电平。第一输入晶体管M1和第二输入晶体管M2导通，将第一输入端INPUT的高电平传递到上拉节点PU，此时上拉节点PU处于第一高电压，使得输出晶体管M3导通，由于第二时钟信号端CLK的第二时钟信号处于低电平，输出端OUTPUT输出低电平。第一降噪晶体管M13导通，第二降噪晶体管M14截止，第一电源电压端VSS不影响输出端OUTPUT的输出信号。

在第三阶段3(输出阶段)，第一输入端INPUT的第一输入信号和第一时钟信号端CLKB处的第一时钟信号均处于低电平，第二输入端INPUTB的第二输入信号和第二时钟信号端CLK处的第二时钟信号均处于高电平。第一输入晶体管M1和第二输入晶体管M2截止，复位信号端RESET处于低电平，节点复位晶体管M4保持截止，上拉节点PU继续使得输出晶体管M3导通，第二时钟信号端CLK的第二时钟信号处于高电平，输出端OUTPUT输出高电平，由于第一电容C1的电压耦合作用，此时上拉节点PU被从第一高电压抬升到第二高电压，进一步提高输出晶体管M3的充电能力，保证像素充电。此外，在该阶段中，由于上拉节点PU仍处于高电平，第二下拉控制晶体管M9保持导通，下拉节点PD仍处于低电平，相应地节点下拉晶体管M6和输出下拉晶体管M7均保持截止。第一降噪晶体管M13截止，第二降噪晶体管M14导通，第一电源电压端VSS不影响输出端OUTPUT的输出信号。

在第四阶段4(复位阶段)，第一输入端INPUT的第一输入信号、第二输入端INPUTB的第二输入信号和第二时钟信号端CLK处的第二时钟信号均处于低电平，第一时钟信号端CLKB处的第一时钟信号和复位信号端RESET的复位信号均处于高电平。输入晶体管M1保持截止，第二输入晶体管M2导通，将第一输入端INPUT的低电平传递到上拉节点PU。复位信号端RESET的复位信号处于高电平，节点复位晶体管M4和输出复位晶体管M5导通，分别将上拉节点PU处的上拉信号和输出端OUTPUT的输出信号复位至第一电源电压端VSS的电源电压。此外，在该阶段中，由于上拉节点PU处于低电平，第二下拉控制晶体管M9截止。由于第一时钟信号端CLKB的第一时钟信号处于高电平，第三下拉控制晶体管M10导通，使得下拉节点PD仍处于低电平，节点下拉晶体管M6和输出下拉晶体管M7均保持截止。第三降噪晶体管M15导通，将所述移位寄存器的输出端OUTPUT的输出信号下拉至所述第一电源电压端VSS的电源电压，降低输出端噪声。第一降噪晶体管M13和第二降噪晶体管M14均导通，将输出端OUTPUT的输出信号下拉至第一电源电压端VSS的电源电压，降低输出端噪声。

在第五阶段5(保持阶段)，第一输入端INPUT的第一输入信号、第二输入端INPUTB的第二输入信号和第一时钟信号端CLKB处的第一时钟信号均处于低电平，第二时钟信号端CLK处的第二时钟信号处于高电平。第三下拉控制晶体管M10、第四下拉控制晶体管M11和第三降噪晶体管M15均截止。由于上拉节点PU处于低电平，第二下拉控制晶体管M9截止。由于第二时钟信号端CLK处的第二时钟信号处于高电平，第一下拉控制晶体管M8和第五下拉控制晶体管M12均导通，使得下拉节点PD处于高电平，节点下拉晶体管M6和输出下拉晶体管M7均导通，将移位寄存器的输出端OUTPUT的输出信号和上拉节点PU处的上拉信号下拉至所述第一电源电压端VSS的电源电压。第一降噪晶体管M13和第二降噪晶体管M14均保持导通，降低输出端噪声。

此后，第一时钟信号端CLKB处的第一时钟信号均处于高电平，第三下拉控制晶体管M10导通，使得下拉节点PD处于低电平，节点下拉晶体管M6和输出下拉晶体管M7均截止。第三降噪晶体管M15导通，降低输出端噪声。第一降噪晶体管M13和第二降噪晶体管M14均保持导通，降低输出端噪声。

在此之后，在下一帧到来之前，上拉节点PU一直处于低电平，下拉节点PD处的电平在高低电平之间交替，第一降噪晶体管M13和第二降噪晶体管M14均保持导通，持续地降低输出端OUTPUT的噪声。直至下一帧到来，所述移位寄存器接收到第一输入端INPUT的高电平信号后，重新执行上述第二阶段。

第一电源电压端VSS是低电源电压端。

由图3可以看出，第一时钟信号端CLKB的第一时钟信号与第二时钟信号端CLK的第二时钟信号反相。

本公开还提供了一种上述移位寄存器的驱动方法。下面结合图2和图3对该方法进行说明。在一个实施例中，例如，如图2所示，该移位寄存器100包含输入单元11、输出单元12、复位单元13、下拉单元14、下拉控制单元15和第一降噪单元16。该方法包含：

由输入单元11将所接收的输入信号传递到上拉节点PU；

由输出单元12将第二时钟信号端CLK的第二时钟信号输出到该移位寄存器的输出端OUTPUT；

由复位单元13将上拉节点PU处的上拉信号复位至第一电源电压端VSS的电源电压以及将该移位寄存器的输出端OUTPUT的输出信号复位至第一电源电压端的电源电压VSS；

由下拉控制单元15控制下拉单元14是否进行操作；

由下拉单元14将所述移位寄存器的输出端OUTPUT的输出信号和所述上拉节点PU处的上拉信号下拉至所述第一电源电压端VSS的电源电压；以及

由第一降噪单元16在无输入信号时持续降低该移位寄存器的输出端OUTPUT的噪声。

在一个实施例中，该移位寄存器100还包含第二降噪单元17，该方法还包含由该第二降噪单元17将所述移位寄存器的输出端OUTPUT的输出信号下拉至所述第一电源电压端VSS的电源电压。

其中，第一电源电压端VSS是低电源电压端。

在本公开实施例的移位寄存器及其驱动方法中，增加了一个输入端和两个P型晶体管来抑制上拉节点处电压异常导致的输出端噪声，从而可以延长应用该移位寄存器的TFT-LCD的使用寿命。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。