移位寄存器单元及其驱动方法、栅极驱动电路、显示装置与流程

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。

背景技术：

tft-lcd(thinfilmtransistorliquidcrystaldisplay，薄膜晶体管-液晶显示器)作为一种平板显示装置，是目前常见的一种显示器。随着能耗标准的不断提高，降低功耗成为tft-lcd的一个重要技术发展方向。

通常通过变化tft-lcd的驱动电路的反转方式实现降低功耗，例如使得任一相邻像素的驱动电压保持极性相反。tft-lcd的驱动电路包括栅极驱动(英文全称：gatedriveronarray，英文简称：goa)电路和数据驱动电路。常见的变化反转方式的方案是使得相邻列像素的驱动电压保持极性相反，并未对goa电路的输出时序进行调整。

goa电路包括多个级联的移位寄存器单元。现有的goa电路通常为逐行扫描，具体的，一图像帧内，栅极驱动电路会对各行栅线依次逐行扫描，例如从上到下逐行扫描。当扫描结束后，goa电路从最后一行回到第一行，以在下一图像帧开始时，重新从上到下逐行对栅线进行扫描。因此，现有的goa电路除了第一级和最后一级移位寄存器单元，一级的信号输出端与其下一级移位寄存器单元的信号输入端相连，且与其上一级的复位信号端相连，因此现有的goa电路的各个移位寄存器单元的相对关系稳定，仅支持对各行栅线依次逐行扫描，一旦信号输出端的输出时序发生错位，会使得goa电路的相对稳定关系遭到破坏，导致goa电路整体输出异常。

技术实现要素：

本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，用于解决现有的goa电路无法输出错位的栅线扫描信号的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例的第一方面、提供一种移位寄存器单元，包括：第一输出模块、第二输出模块、第三输出模块、第一下拉模块、第二下拉模块以及选择模块。

所述第一输出模块连接上拉节点、第一输出端、第一时钟信号端；所述第一输出模块用于在所述上拉节点的控制下，将所述第一时钟信号端的信号输出至所述第一输出端；

所述第二输出模块连接所述第一时钟信号端、所述选择模块、第二输出端；所述第二输出模块用于在所述选择模块的控制下，将所述第一时钟信号端的信号输出至所述第二输出端；

所述第三输出模块连接第二时钟信号端、所述选择模块、所述第二输出端；所述第三输出模块用于在所述选择模块的控制下，将所述第二时钟信号端的信号输出至所述第二输出端；

所述选择模块连接所述第二输出模块、所述第三输出模块、所述上拉节点、选通信号端，所述选择模块用于在所述上拉节点和所述选通信号端的控制下，使得所述第二输出模块或者所述第三输出模块输出；

所述第一下拉模块连接第一下拉节点、所述第一输出端、第二电压端、所述上拉节点，所述第一下拉模块用于在所述第一下拉节点的控制下，将所述第一输出端和所述上拉节点的电位下拉至所述第二电压端；

所述第二下拉模块连接所述第二输出端、第一电压端、所述第一下拉节点；所述第二下拉模块用于在所述第一下拉节点的控制下，将所述第二输出端的电位下拉至所述第一电压端。

可选的，所述选通信号端包括第一选通信号端和第二选通信号端；所述选择模块用于在所述上拉节点和所述第一选通信号端的控制下，使得所述第二输出模块输出；或者，用于在所述上拉节点和所述第二选通信号端的控制下，使得所述第三输出模块输出。

可选的，所述第一输出模块包括第一晶体管；所述第一晶体管的栅极连接所述上拉节点，第一极连接所述第一时钟信号端，第二极连接所述第一输出端。

可选的，所述选择模块包括第二晶体管、第三晶体管；所述第二晶体管的栅极连接所述第一选通信号端，第一极连接所述第二输出模块，第二极连接所述上拉节点；所述第三晶体管的栅极连接所述第二选通信号端，第一极连接所述第三输出模块，第二极连接所述上拉节点。

可选的，所述第二输出模块包括第四晶体管、第一电容；所述第四晶体管的栅极连接所述第二晶体管的第一极，第一极连接所述第一时钟信号端，第二极连接所述第二输出端；所述第一电容的一极连接所述上拉节点，另一极连接所述第一输出端。

可选的，所述第三输出模块包括第五晶体管；所述第五晶体管的栅极连接所述第三晶体管的第一极，第一极连接所述第二时钟信号端，第二极连接所述第二输出端。

可选的，所述第一下拉模块包括第六晶体管和第七晶体管；所述第六晶体管的栅极连接所述第一下拉节点，第一极连接所述第一输出端，第二极连接所述第二电压端；所述第七晶体管的栅极连接所述第一下拉节点，第一极连接所述上拉节点，第二极连接所述第二电压端。

可选的，所述第二下拉模块包括第八晶体管；所述第八晶体管的栅极连接所述第一下拉节点，第一极连接所述第二输出端，第二极连接所述第一电压端。

可选的，所述移位寄存器单元还包括上拉控制模块、下拉控制模块；所述上拉控制模块连接第一输入端、第二输入端、所述第二电压端、第三电压端、所述上拉节点；所述上拉控制模块用于在所述第一输入端的控制下，将所述第三电压端的电压输出至所述上拉节点；或者，用于在所述第二输入端的控制下，将所述上拉节点的电位下拉至所述第二电压端；

所述下拉控制模块连接所述上拉节点、第一下拉节点、所述第二电压端、第四电压端；所述下拉控制模块用于在所述第四电压端的控制下，将所述第四电压端的电压输出至所述第一下拉节点；或者，用于在所述上拉节点的控制下，将所述第一下拉节点的电位下拉至所述第二电压端。

可选的，所述上拉控制模块包括第九晶体管、第十晶体管；所述第九晶体管的栅极连接所述第一输入端，第一极连接所述第三电压端，第二极连接所述上拉节点；所述第十晶体管的栅极连接所述第二输入端，第一极连接所述上拉节点，第二极连接所述第二电压端。

可选的，所述下拉控制模块包括第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管；所述第十一晶体管的栅极和第一极连接所述第四电压端，第二极连接所述第十三晶体管的第一极和所述第十二晶体管的栅极；

所述第十二晶体管的第一极连接所述第四电压端，第二极连接所述第一下拉节点；所述第十三晶体管的栅极连接所述上拉节点，第二极连接所述第二电压端；所述第十四晶体管的栅极连接所述上拉节点，第一极连接所述第一下拉节点，第二极连接所述第二电压端。

可选的，所述移位寄存器单元还包括放电模块；所述放电模块连接第三输入端、所述上拉节点、所述第二电压端；所述放电模块用于在所述第三输入端的控制下，将所述上拉节点的电位下拉至所述第二电压端。

可选的，所述放电模块包括第十五晶体管；所述第十五晶体管的栅极连接所述第三输入端，第一极连接所述上拉节点，第二极连接所述第二电压端。

可选的，所述移位寄存器单元还包括备用第一下拉模块、备用第二下拉模块、备用下拉控制模块；所述备用第一下拉模块连接第二下拉节点、所述第一输出端、所述第二电压端、所述上拉节点，所述备用第一下拉模块用于在所述第二下拉节点的控制下，将所述第一输出端和所述上拉节点的电位下拉至所述第二电压端；

所述备用第二下拉模块连接所述第二输出端、所述第一电压端、所述第二下拉节点；所述备用第二下拉模块用于在所述第二下拉节点的控制下，将所述第二输出端的电位下拉至所述第一电压端；

所述备用下拉控制模块连接所述上拉节点、所述第二下拉节点、所述第二电压端、第五电压端；所述备用下拉控制模块用于在所述第五电压端的控制下，将所述第五电压端的电压输出至所述第二下拉节点；或者，用于在所述上拉节点的控制下，将所述第二下拉节点的电位下拉至所述第二电压端。

可选的，所述备用第一下拉模块包括：第十六晶体管、第十七晶体管；所述第十六晶体管的栅极连接所述第二下拉节点，第一极连接所述第一输出端，第二极连接所述第二电压端；所述第十七晶体管的栅极连接所述第二下拉节点，第一极连接所述上拉节点，第二极连接所述第二电压端。

可选的，所述备用第二下拉模块包括第十八晶体管；所述第十八晶体管的栅极连接所述第二下拉节点，第一极连接所述第二输出端，第二极连接所述第一电压端。

可选的，所述备用下拉控制模块包括第十九晶体管、第二十晶体管、第二十一晶体管、第二十二晶体管；

所述第十九晶体管的栅极和第一极连接所述第五电压端，第二极连接所述第二十一晶体管的第一极和所述第二十晶体管的栅极；所述第二十晶体管的第一极连接所述第五电压端，第二极连接所述第二下拉节点；所述第二十一晶体管的栅极连接所述上拉节点，第二极连接所述第二电压端；所述第二十二晶体管的栅极连接所述上拉节点，第一极连接所述第二下拉节点，第二极连接所述第二电压端。

本发明实施例的第二方面、提供一种用于驱动如第一方面所述的移位寄存器单元的驱动方法，所述驱动方法包括：

向第一选通信号端输入第一电压，向第二选通信号端输入第二电压，以使得在所述第一选通信号端和所述上拉节点的控制下，第二输出模块将所述第一时钟信号端的信号输出至第二输出端，在所述第二选通信号端和所述上拉节点的控制下，第三输出模块不输出；

或者，在所述第二选通信号端和所述上拉节点的控制下，所述第三输出模块将所述第二时钟信号端的信号输出至第二输出端，在所述第一选通信号端和所述上拉节点的控制下，所述第二输出模块不输出。

本发明实施例的第三方面、提供一种栅极驱动电路，包括多个级联的如第一方面所述的移位寄存器单元；

第一级移位寄存器单元、第二级移位寄存器单元、第三级移位寄存器单元的第一输入端连接起始信号端；除了第一级移位寄存器单元、第二级移位寄存器单元、第三级移位寄存器单元以外，第n级移位寄存器单元的第一输入端与第n-3级移位寄存器单元的第一输出端相连接；除了最后四级移位寄存器单元以外，第n级移位寄存器单元的第二输入端与第n+4级移位寄存器单元的第一输出端相连接；最后四级移位寄存器单的第二输入端连接第二信号端。

本发明实施例的第四方面、提供一种显示装置，包括第三方面所述的栅极驱动电路。

本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，该移位寄存器单元包括第一输出模块、第二输出模块、第三输出模块、第一下拉模块、第二下拉模块和选择模块。基于此，在该移位寄存器单元的输出阶段，第一输出模块在上拉节点的控制下，将第一时钟信号端的信号输出至第一输出端。同时通过选择模块可以选择第二输出模块或者第三输出模块输出。具体的，在上拉节点和选通信号端的控制下，可以使得第二输出模块输出，以将第一时钟信号端的信号作为栅线扫描信号输出至与第二输出端相连接的栅线，此时认为移位寄存器单元为正常输出；或者，可以使得第三输出模块输出，以将第二时钟信号端的信号作为栅线扫描信号输出至与第二输出端相连接的栅线，此时认为移位寄存器单元为错位输出。在该移位寄存器单元的非输出阶段，可以通过第一下拉模块将第一输出端和上拉节点的电位下拉至第二电压端，可以通过第二下拉模块将第二输出端的电位下拉至第一电压端。这样一来，该移位寄存器单元可以在选择模块的控制下，实现正常输出或者错位输出。

同时，由于用于和各行栅线连接的移位寄存器单元的第二输出端的输出信号，与用于维持各级移位寄存器单元的级联关系的第一输出端的输出信号不会相互影响，因此各级移位寄存器单元进行错位输出时，错位信号并不会影响各级移位寄存器单元的相对关系，从而不会使得栅极驱动电路整体输出异常。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种移位寄存器单元的模块示意图；

图2为图1所示的移位寄存器单元的具体结构示意图；

图3为本发明实施例提供的另一种移位寄存器单元的模块示意图；

图4为图3所示的移位寄存器单元的具体结构示意图；

图5为图3所示的移位寄存器单元包括放电模块的模块示意图；

图6为图5所示的移位寄存器单元的具体结构示意图；

图7为图5所示的移位寄存器单元包括备用下拉控制模块、备用第一下拉模块、备用第二下拉模块的模块示意图；

图8为图7所示的移位寄存器单元的具体结构示意图；

图9为图1所示的移位寄存器单元正常输出的栅线扫描信号和错位输出时的栅线扫描信号的时序图；

图10为图8所示的移位寄存器单元中的第四电压端和第五电压端的信号示意图；

图11为图6所示的移位寄存器单元中的第一选通信号端和第二选通信号端的信号示意图；

图12为一种用于驱动图6所示的移位寄存器单元正常输出时的各个控制信号的时序图；

图13为图6所示的移位寄存器单元错位输出时第一输出端和第二输出端的信号示意图；

图14为多级如图2、图4、图6或图8所示的移位寄存器单元级联构成的栅极驱动电路的前六级移位寄存器单元的结构示意图；

图15为多级如图2、图4、图6或图8所示的移位寄存器单元级联构成的栅极驱动电路的后六级移位寄存器单元的结构示意图。

附图标记：

10-第一输出模块；20-第二输出模块；30-第三输出模块；40-第一下拉模块；41-备用第一下拉模块；50-第二下拉模块；51-备用第二下拉模块；60-选择模块；70-上拉控制模块；80-下拉控制模块；81-备用下拉控制模块；90-放电模块。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种移位寄存器单元，如图1所示包括：第一输出模块10、第二输出模块20、第三输出模块30、第一下拉模块40、第二下拉模块50以及选择模块60。

其中，第一输出模块10连接上拉节点pu、第一输出端out_c、第一时钟信号端clk1。第一输出模块10用于在上拉节点pu的控制下，将第一时钟信号端clk1的信号输出至第一输出端out_c。

第二输出模块20连接第一时钟信号端clk1、选择模块60、第二输出端output。第二输出模块20用于在选择模块60的控制下，将第一时钟信号端clk1的信号输出至第二输出端output。

第三输出模块30连接第二时钟信号端clk2、选择模块60、第二输出端output。第三输出模块30用于在选择模块60的控制下，将第二时钟信号端clk2的信号输出至第二输出端output。

选择模块60连接第二输出模块20、第三输出模块30、上拉节点pu、选通信号端control。选择模块60用于在上拉节点pu和选通信号端control的控制下，使得第二输出模块20或者第三输出模块60输出。

第一下拉模块40连接第一下拉节点pd_o、第一输出端out_c、第二电压端lvss、上拉节点pu。第一下拉模块40用于在第一下拉节点pd_o的控制下，将第一输出端out_c和上拉节点pu的电位下拉至第二电压端lvss。

第二下拉模块50连接第二输出端output、第一电压端vss、第一下拉节点pd_o。第二下拉模块50用于在第一下拉节点pd_o的控制下，将第二输出端output的电位下拉至第一电压端vss。

需要说明的是，当利用本发明实施例提供的移位寄存器单元形成栅极驱动电路时，如图14或图15所示，一方面，各级移位寄存器单元的第二输出端output与显示器中的各行栅线依次连接。当进行错位输出时，第二输出端output可以向各行栅线输出错位的扫描信号。另一方面，除了最后四级移位寄存器单元以外，第n级移位寄存器单元的第一输入端inuput1与第n-3级移位寄存器单元的第一输出端out_c相连接，最后四级移位寄存器单元的第二输入端input2与第二信号端stv2相连接，因此各级移位寄存器单元进行错位输出时，输出的错位的栅线扫描信号并不会影响各级移位寄存器单元的相对关系，从而不会使得栅极驱动电路整体输出异常。

其中，正常输出时，将第一时钟信号端clk1的信号作为栅线扫描信号输出至第二输出端output；错位输出时，将第二时钟信号端clk2的信号作为栅线扫描信号输出至第二输出端output。第一时钟信号端clk1的时序与现有移位寄存器单元中的时钟信号端的时序相同，本发明对此不再赘述。而第二时钟信号端clk2通常是用户根据实际错位需求设定的，第一时钟信号端clk1的信号与第二时钟信号端clk2的信号不相同。

示例的，当移位寄存器单元如图9所示，各级移位寄存器单元的第二输出端output依次向各行栅线输出栅线扫描信号gn，即移位寄存器单元依次向第一行、第二行、第三行、第四行…栅线输出高电平的扫描信号时，移位寄存器单元为正常输出；各级移位寄存器单元的第二输出端output不是依次向各行栅线输出栅线扫描信号gn，例如图9所示的前四行栅线为例，移位寄存器单元先依次向第一行、第二行栅线输出高电平的扫描信号g1和g2，然后向第四行栅线输出高电平的扫描信号g4，再向第三行输出高电平的扫描信号g3，从而实现错位输出。

基于此，在该移位寄存器单元的输出阶段，第一输出模块10在上拉节点pu的控制下，将第一时钟信号端clk1的信号输出至第一输出端out_c。同时通过选择模块60可以选择第二输出模块20或者第三输出模块30输出。具体的，在上拉节点pu和选通信号端control的控制下，可以使得第二输出模块20输出，以将第一时钟信号端clk1的信号作为栅线扫描信号输出至与第二输出端output相连接的栅线，此时认为移位寄存器单元为正常输出；或者，可以使得第三输出模块30输出，以将第二时钟信号端clk2的信号作为栅线扫描信号输出至与第二输出端output相连接的栅线，此时认为移位寄存器单元为错位输出。在该移位寄存器单元的非输出阶段，可以通过第一下拉模块40将第一输出端out_c和上拉节点pu的电位下拉至第二电压端lvss，可以通过第二下拉模块50将第二输出端output的电位下拉至第一电压端vss。这样一来，该移位寄存器单元可以在选择模块60的控制下，实现正常输出或者错位输出。

同时，由于用于和各行栅线连接的移位寄存器单元的第二输出端output的输出信号，与用于维持各级移位寄存器单元的级联关系的第一输出端out_c的输出信号不会相互影响，因此各级移位寄存器单元进行错位输出时，错位信号并不会影响各级移位寄存器单元的相对关系，从而不会使得栅极驱动电路整体输出异常。

此外，本发明不对选择模块60的结构进行限定，只要在选择模块60的控制下，可以使得第二输出模块20或者第三输出模块30输出即可。例如选择模块60中可以包括一反相器，选通信号端control直接输出的信号可以使得第二输出模块20输出；经反相器输出的信号可以使得第三输出模块30不输出。这样能够保证选择模块60仅选择第二输出模块20和第三输出模块30中的一个进行输出，以实现正常输出和错位输出。

可选的，如图2所示，选通信号端control包括第一选通信号端normalcontrol和第二选通信号端scancontrol。其中，第一选通信号端normalcontrol连接第二输出模块20，第二选通信号端scancontrol连接第三输出模块30。

在此情况下，选择模块60用于在第一选通信号端normalcontrol和上拉节点pu的控制下，使得第二输出模块20输出；选择模块60用于在第二选通信号端scancontrol的控制下，使得第三输出模块30输出。

在此基础上，为了实现对上述上拉节点pu和第一下拉节点pd_o的控制，可选的，移位寄存器单元如图3所示，还包括上拉控制模块70和下拉控制模块80。

其中，上拉控制模块70连接第一输入端input1、第二输入端input2、第二电压端lvss、第三电压端vgh、上拉节点pu。上拉控制模块70用于在第一输入端input1的控制下，将第三电压端vgh的电压输出至上拉节点pu。或者，上拉控制模块70用于在第二输入端input2的控制下，将上拉节点pu的电位下拉至第二电压端lvss。

下拉控制模块80连接上拉节点pu、第一下拉节点pd_o、第二电压端lvss、第四电压端vddo。下拉控制模块80用于在第四电压端vddo的控制下，将第四电压端vddo的电压输出至第一下拉节点pd_o。或者，下拉控制模块80用于在上拉节点pu的控制下，将第一下拉节点pd_o的电位下拉至第二电压端lvss。

在此基础上，在一帧图像扫描结束后，为了避免前图像帧的信号对后一图像帧的信号产生影响，例如发生串扰，需要对各级移位寄存器单元中的第二输出端output进行放电，以确保消除前图像帧的信号。

为了实现上述功能，可选的，如图5所示，移位寄存器单元还包括放电模块90。其中，放电模块90连接第三输入端inuput3、上拉节点pu、第二电压端lvss。放电模块90用于在第三输入端inuput3的控制下，将上拉节点pu的电位下拉至第二电压端lvss。

这样一来，以栅线扫描信号为高电平为例，由于上拉节点pu的电位被下拉至第二电压端lvss，使得在上拉节点pu的控制下，第一时钟信号端clk1的高电平不能输出至第一输出端out_c，从而在下一图像帧扫描开始时，前一图像帧的信号不会对后一图像帧的信号产生影响。

通常，在移位寄存器单元的显示过程中，若上述晶体管中的一个或者多个发生故障时，会导致移位寄存器单元输出异常，从而无法使用，这样易降低移位寄存器单元的使用寿命。

为了解决上述问题，可选的，如图7所示，移位寄存器单元还包括备用第一下拉模块41、备用第二下拉模块51、备用下拉控制模块81。

其中，备用第一下拉模块41连接第二下拉节点pd_e、第一输出端out_c、第二电压端lvss、上拉节点pu。备用第一下拉模块41用于在第二下拉节点pd_e的控制下，将第一输出端out_c和上拉节点pu的电位下拉至第二电压端lvss。

备用第二下拉模块51连接第二输出端output、第一电压端vss、第二下拉节点pd_e。备用第二下拉模块51用于在第二下拉节点pd_e的控制下，将第二输出端output的电位下拉至第一电压端vss。

备用下拉控制模块81连接上拉节点pu、第二下拉节点pd_e、第二电压端lvss、第五电压端vdde。备用下拉控制模块81用于在第五电压端vdde的控制下，将第五电压端vdde的电压输出至第二下拉节点pd_e；或者，用于在上拉节点pu的控制下，将第二下拉节点pd_e的电位下拉至第二电压端lvss。

以下对图1、图3、图5或图7中的各个模块的具体结构进行详细的举例说明。

具体的，如图2所示，第一输出模块10包括第一晶体管m1，第一晶体管m1的栅极连接上拉节点pu，第一极连接第一时钟信号端clk1，第二极连接第一输出端out_c。

选择模块60包括第二晶体管m2和第三晶体管m3。其中，第二晶体管m2的栅极连接第一选通信号端normalcontrol，第一极连接第二输出模块20，第二极连接上拉节点pu。第三晶体管m3的栅极连接第二选通信号端scancontrol，第一极连接第三输出模块30，第二极连接上拉节点pu。

第二输出模块20包括第四晶体管m4和第一电容c1，第四晶体管m4的栅极连接第二晶体管m2的第一极，第一极连接第一时钟信号端clk1，第二极连接第二输出端output。第一电容c1的一极连接上拉节点pu，另一极连接第二输出端output。

第三输出模块30包括第五晶体管m5，第五晶体管m5的栅极连接选择模块60，第一极连接第二时钟信号端clk2，第二极连接第二输出端output。

第一下拉模块40包括第六晶体管m6和第七晶体管m7。其中，第六晶体管m6的栅极连接第一下拉节点pd_o，第一极连接第一输出端out_c，第二极连接第二电压端lvss。第七晶体管m7的栅极连接第一下拉节点pd_o，第一极连接上拉节点pu，第二极连接第二电压端lvss。

第二下拉模块50包括第八晶体管m6，第八晶体管m8的栅极连接第一下拉节点pd_o，第一极连接第二输出端out_c，第二极连接第一电压端vss。

如图4所示，上拉控制模块70包括第九晶体管m9和第十晶体管m10。第九晶体管m9的栅极连接第一输入端input1，第一极连接第三电压端vgh，第二极连接上拉节点pu。第十晶体管m10的栅极连接第二输入端input2，第一极连接上拉节点pu，第二极连接第二电压端lvss。

下拉控制模块80包括第十一晶体管m11、第十二晶体管m12、第十三晶体管m13以及第十四晶体管m14。

其中，第十一晶体管m11的栅极和第一极连接第四电压端vddo，第二极连接第十三晶体管m13的第一极和第十二晶体管m12的栅极。

第十二晶体管m12的第一极连接第四电压端vddo，第二极连接第一下拉节点pd_o。第十三晶体管m13的栅极连接上拉节点pu，第二极连接第二电压端lvss。第十四晶体管m14的栅极连接上拉节点pu，第一极连接第一下拉节点pd_o，第二极连接第二电压端lvss。

如图6所示，放电模块90包括第十五晶体管m15，第十五晶体管m15的栅极连接第三输入端input3，第一极连接上拉节点pu，第二极连接第二电压端lvss。

如图8所示，备用第一下拉模块41包括第十六晶体管m16和第十七晶体管m17。

具体的，第十六晶体管m16的栅极连接第二下拉节点po_e，第一极连接第一输出端output，第二极连接第二电压端lvss。第十七晶体管m17的栅极连接第二下拉节点po_e，第一极连接上拉节点pu，第二极连接第二电压端lvss。

备用第二下拉模块51包括第十八晶体管m18，第十八晶体管m18的栅极连接第二下拉节点po_e，第一极连接第二输出端output，第二极连接第一电压端vss。

备用下拉控制模块81包括第十九晶体管m19、第二十晶体管m20、第二十一晶体管m21、第二十二晶体管m22。

其中，第十九晶体管m19的栅极和第一极连接第五电压端vdde，第二极连接第二十一晶体管m21的第一极和第二十晶体管m20的栅极。第二十晶体管m20的第一极连接第五电压端vdde，第二极连接第二下拉节点pd_e。第二十一晶体管m21的栅极连接上拉节点pu，第二极连接第二电压端lvss。第二十二晶体管m22的栅极连接上拉节点pu，第一极连接第二下拉节点pd_e，第二极连接第二电压端lvss。

需要说明的是，第一、本发明实施例中的晶体管可以均为p型晶体管或者均为n型晶体管。其中，上述任意一种晶体管的第一极为源极，第二极为漏极；或者，第一极为漏极，第二极为源极。

第二、在使用下拉控制模块80时，第四电压端vddo输出恒定的高电平；在使用备用下拉控制模块81时，第五电压端vdde输出恒定的高电平。

需要说明的是，考虑到移位寄存器单元的实际输出效果和使用寿命，当备用下拉控制模块81与下拉控制模块80的切换频率太高，例如每2s切换一次时，可能会使得移位寄存器单元输出不稳定，影响其正常使用；当切换频率太低时，例如每3s切换一次时，不利于延长移位寄存器单元的使用寿命。因此优选的如图10所示，备用下拉控制模块81与下拉控制模块80的切换时间为2s～3s。

本发明实施例提供一种移位寄存器单元的驱动方法，以图2所示的移位寄存器单元为例，所述驱动方法包括：

向第一选通信号端normalcontrol输入第一电压，向第二选通信号端scancontrol输入第二电压，以使得在第一选通信号端normalcontrol和上拉节点pu的控制下，第二输出模块20将第一时钟信号端clk1的信号输出至第二输出端output；在第二选通信号端scancontrol和上拉节点pu的控制下，第三输出模块30不输出。

或者，在第二选通信号端scancontrol和上拉节点pu的控制下，第三输出模块30将第二时钟信号端clk2第二时钟信号端clk2的信号输出至第二输出端output；在第一选通信号端normalcontrol和上拉节点pu的控制下，第二输出模块20不输出。

需要说明的是，当第二晶体管m2和第三晶体管m3为同类型的晶体管，第一电压和第二电压的相位相反，例如第二晶体管m2和第三晶体管m3均为n型晶体管，当第一电压为高电平，第二电压为低电平时，第二输出模块20将第一时钟信号端clk1的信号输出至第二输出端output，第三输出模块30不输出；当第一电压为低电平，第二电压为高电平时，第三输出模块30将第二时钟信号端clk2的信号输出至第二输出端output，第二输出模块20不输出。

基于此，向第一选通信号端normalcontrol输入第一电压，向第二选通信号端scancontrol输入第二电压，在该移位寄存器单元的输出阶段，可以使得在上拉节点pu和第一选通信号端normalcontrol的控制下，第二输出模块20可以将第一时钟信号端clk1的信号输出至第二输出端output，即将第一时钟信号端clk1的信号作为栅线扫描信号输出至与第二输出端output相连接的栅线；在第二选通信号端scancontrol和上拉节点pu的控制下，第三输出模块30不输出，此时认为移位寄存器单元为正常输出。

或者，在第二选通信号端scancontrol和上拉节点pu的控制下，第三输出模块30将第二时钟信号端clk2第二时钟信号端clk2的信号输出至第二输出端output，即将第二时钟信号端clk2的信号作为栅线扫描信号输出至与第二输出端output相连接的栅线；在上拉节点pu和第一选通信号端normalcontrol的控制下，第二输出模块20不输出，此时认为移位寄存器单元为错位输出。同时，无论正常输出和错位输出，在上拉节点pu的控制下，第一输出模块10均会将第一时钟信号端clk1的信号输出至第一输出端out_c。这样一来，该移位寄存器单元可以在选择模块60的控制下，实现正常输出或者错位输出。

同时，由于用于和各行栅线连接的移位寄存器单元的第二输出端output的输出信号，与用于维持各级移位寄存器单元的级联关系的第一输出端out_c的输出信号不会相互影响，因此各级移位寄存器单元进行错位输出时，错位信号并不会影响各级移位寄存器单元的相对关系，从而不会使得栅极驱动电路整体输出异常。

以下分别对如图6所示的移位寄存器单元实现正常输出和错位输出的驱动过程进行详细的举例说明。其中为了方便说明，均是以晶体管均为n型晶体管为例进行的说明。

移位寄存器单元的工作阶段如图12所示，包括三个时序状态，包括：第一阶段p1、第二阶段p2、第三阶段p3。其中在工作阶段时，第一电压端vss和第二电压端lvss输出恒定的低电平，第三电压端vgh输出恒定的高电平。在使用下拉控制模块80时，第四电压端vddo输出恒定的高电平；在使用备用下拉控制模块81时，第五电压端vdde输出恒定的高电平。

本实施例中，由于第二晶体管m2和第三晶体管m3均为n型晶体管，因此如图11所示，第一选通信号端normalcontrol的信号和第二选通信号端scancontrol的信号相位相反。在移位寄存器单元正常输出时，normalcontrol＝1，scancontrol＝0。在错位输出时，normalcontrol＝0，scancontrol＝1。

当选择正常输出，即第一输出端out_c和第二输出端output均输出第一时钟信号端clk1的信号时，向第一选通信号端normalcontrol输入第一电压，向第二选通信号端scancontrol输入第二电压，本实施例中，第一电压为高电平，第二电压为低电平，在一图像帧内，所述驱动方法包括：

s1、第一阶段p1，在第一信号输入端input1的控制下，上拉控制模块70将第三电压端vgh的电压输出至上拉节点pu，对上拉节点pu进行充电。

具体的，normalcontrol＝1，scancontrol＝0，input1＝1，input2＝reset＝0，clk1＝0，clk2＝1，pu＝1，pd＝0，其中“1”为高电平，“0”为低电平。则第二晶体管m2导通，第三晶体管m3截止。

在此情况下，在第一信号输入端input1的控制下，第九晶体管m9导通，将第三电压端vgh的高电平通过第九晶体管m9输出至上拉节点pu。

在第四电压端vddo的控制下，第十一晶体管m11导通，并将第四电压端vddo的高电平输出至第十二晶体管m12的栅极，第十二晶体管m12导通，并将第四电压端vddo的高电平输出至第一下拉节点pd_o；在上拉节点pu的控制下，第十四晶体管m14和第十三晶体管m3导通，并通过第十四晶体管m14将第一下拉节点pd_o的电位下拉至第二电压端lvss。通过设置第十二晶体管m12和第第十四晶体管m14的尺寸比例，以使得第一下拉节点pd_o为低电平。

在第一选通信号端normalcontrol和上拉节点pu的控制下，第四晶体管m4导通，将第一时钟信号端clk1的低电平输出至第二输出端output。在上拉节点pu的控制下，第一晶体管m1导通，并将第一时钟信号端clk1的低电平输出至第一输出端out_c。此阶段又称为预充电阶段。

s2、第二阶段p2，在上拉节点pu的控制下，第二输出模块20将第一时钟信号端clk1的信号作为栅线扫描信号输出至第二输出端output，第一输出模块10将第一时钟信号端clk1的信号输出至第一输出端out_c。

具体的，在第二阶段p2内，normalcontrol＝1，scancontrol＝0，input1＝0，input2＝reset＝0，clk1＝1，pu＝1，pd＝0。

在此情况下，在第一电容c1的自举作用下，上拉节点pu的电位进一步拉高。此时，在该上拉节点pu的控制下，第四晶体管m4导通，并将第一时钟信号端clk1的高电平作为栅线扫描信号输出至第二输出端output，以对与该第二输出端output相连接的栅线进行扫描。同时，该上拉节点pu的控制下，第一晶体管m1导通，并将第一时钟信号端clk1的高电平输出至第一输出端out_c。第十二晶体管m12、第十三晶体管m13、第十四晶体管m14的状态与第一阶段p1相同。

由上述可知，第一输出端output在该第二阶段p2输出栅线扫描信号，因此该第二阶段p2为移位寄存器单元的输出阶段。

s3、第三阶段p3，在第二输入端input2的控制下，上拉控制模块70将上拉节点pu的电位下拉至第二电压端lvss；在第四电压端vddo的控制下，下拉控制模块80将第四电压端vddo的电压输出至第一下拉节点pd_o；在第一下拉节点pd_o的控制下，第二下拉模块50将上拉节点pu和第一输出端out_c的电位下拉至第二电压端lvss，以及第一下拉模块40将第二输出端output的电位下拉至第一电压端vss。

具体的，在第三阶段p3内，normalcontrol＝1，scancontrol＝0，input1＝0，input2＝reset＝1，clk1＝0，pu＝0，pd＝1。

在此情况下，在第二输入信号端inyput2的控制下，第十晶体管m10导通，从而将上拉节点pu的电位下拉至第二电压端lvss的低电平。此时第十三晶体管m13、第十四晶体管m14截止。

在第四电压端vddo的控制下，第十一晶体管m11导通，并将第四电压端vddo的高电平输出至第十二晶体管m12的栅极，则第十二晶体管m12导通，并将第四电压端vddo的高电平输出至第一下拉节点pd_o。

在第一下拉节点pd_o的控制下，第六晶体管m6、第七晶体管m7、第八晶体管m8导通。此时，通过第七晶体管m7将上拉节点pu的电位下拉至第二电压端lvss，通过第八晶体管m8将第二输出端output的电位下拉至第一电压端vss，通过第六晶体管m6将第一输出端out_c的电位下拉至第二电压端lvss。

此外，在下一图像帧之前，上拉节点pu通过第二晶体管m2一直被下拉至第二电压端lvss的低电平，第一下拉节点pd_o通过第十一晶体管m1、第十二晶体管m12一直保持高电平。在下一图像帧之前，下拉控制模块81重复上述第三阶段p3。

由上述可知，该第三阶段p3以及在第三阶段p3之后、下一图像帧之前的这段时间，第二输出端output均输出低电平，因此该第三阶段p3以及在下一图像帧之前、该第三阶段p3之后的这段时间为移位寄存器的非输出阶段。

需要说明的是，在移位移位寄存器单元的工作阶段，第一电压端vss与第二电压端lvss均输出恒定的低电平，本发明对第一电压端vss与第二电压端lvss的电压不做限定。

考虑到第二输出端output用于向栅线输出栅线扫描信号，当在移位寄存器单元的非输出阶段，第一电压端vss的电压较大时，会使得第八晶体管m8的漏电流较大，易与其他级移位寄存器单元的输出信号造成串扰，因此优选的，第一电压端vss相对于第二电压端lvss的电压较小，例如第一电压端vss为-8v，第二电压端lvss为-11v。

在此基础上，如图12所示，当一图像帧扫描完成之后，下一图像帧扫描开始之前，所述驱动方法还包括：在第三输入端input3的控制下，将上拉节点pu的电位下拉至第二电压端lvss。

具体的，向第三输出端input3输入恒定的高电平，即input3＝stv3＝1，此时第十五晶体管m15导通，上拉节点pu的电位下拉至第二电压端lvss。

这样一来，在一图像帧数据扫描完成后，下一图像帧扫描开始之前，可以对上一图像帧的数据进行放电，以降低相邻图像帧的信号相互影响，降低显示效果。

综上所述，本发明提供的移位寄存器单元可以实现正常输出。

当选择错位输出，即第一输出端out_c输出第一时钟信号端clk1的信号，第二输出端output输出第二时钟信号端clk2的信号时，向第一选通信号端normalcontrol输入第一电压，向第二选通信号端scancontrol输入第二电压。在此情况下，第一输出端out_c的输出信号与正常输出时的相同，不同的是：在第一阶段p1、第二阶段p2、第三阶段p3中，normalcontrol＝0，scancontrol＝1，则第三晶体管m3导通，第二晶体管m2截止，此时第二输出模块20不输出。

基于此，当第一时钟信号端clk1和第二时钟信号端clk2的时序如图12所示时，在移位寄存器单元的输出阶段，由于第三晶体管m3导通，则上拉节点pu的高电平通过第三晶体管m3输出至第五晶体管m5的栅极，此时第五晶体管m5导通，则第二时钟信号端clk2的低电平输出至第二输出端output。

此外移位寄存器单元错位输出时，第一时钟信号端clk1的时钟信号与第二时钟信号端clk2的时钟信号不相同，例如相位相反，因此一个具体实施例中，如图13所示，第一输出端out_c的输出信号为低电平，第二输出端output的输出信号为高电平。这样一来，在选择模块60和第二时钟信号端clk2的控制下，可以实现本级移位寄存器单元不向与其连接的栅线输出栅线扫描信号，或者向与其连接的栅线输出指定的栅线扫描信号。

结合上述，由于第二输出端output仅用于向相连的栅线输出栅线扫描信号，而不用于与其他级移位寄存器单元连接，因此第二输出端output的输出信号不会影响其他级移位寄存器单元的正常工作。

通常，在移位寄存器单元的显示过程中，若上述晶体管中的一个或者多个发生故障时，会导致移位寄存器单元输出异常，从而无法使用，这样易降低移位寄存器单元的使用寿命。为了降低该问题的发生率，可选的，本实施例提供的所述驱动方法还包括：

在下拉控制模块80工作一段时间，例如2.5s后，控制第四电压端vddo输出恒定的低电平，以使得下拉控制模块80不工作，即使得第一下拉节点pd_o始终保持低电平；控制第五电压端vdde输出恒定的高电平，以使得备用下拉控制模块81工作，即使得在上述第三阶段p3时，在第五电压端vdde的控制下，备用下拉控制模块81将第五电压端vdde的电压输出至第二下拉节点pd_e；在第二下拉节点pd_e的控制下，备用第二下拉模块51将上拉节点pu和第一输出端out_c的电位下拉至第二电压端lvss，以及备用第一下拉模块41将第二输出端output的电位下拉至第一电压端vss。从而形成备用单元，以降低故障造成的移位寄存器单元无法正常输出的几率。

以下结合图6所示的移位寄存器单元进行正常输出为例，对备用下拉控制模块81、备用第二下拉模块51和备用第一下拉模块41的驱动方法进行说明。在第三阶段p3、normalcontrol＝1，scancontrol＝0，input1＝0，input2＝reset＝1，clk1＝0，pu＝0，pd＝1。

在此情况下，在第二输入信号端inyput2的控制下，第十晶体管m10导通，从而将上拉节点pu的电位下拉为第二电压端lvss的低电平。此时第二十一晶体管m21、第二十二晶体管m22截止。

在第五电压端vdde的控制下，第十九晶体管m19导通，并将第五电压端vdde的高电平输出至第二十晶体管m20的栅极，则第二十晶体管m20导通，并将第五电压端vdde的高电平输出至第二下拉节点pd_e。

在第二下拉节点pd_e的控制下，第六晶体管m6、第七晶体管m7、第八晶体管m8导通。此时，通过第七晶体管m7将上拉节点pu的电位下拉至第二电压端lvss，通过第八晶体管m8将第二输出端output的电位下拉至第一电压端vss，通过第六晶体管m6将第一输出端out_c的电位下拉至第二电压端lvss。

此外，在下一图像帧之前，上拉节点pu通过第二晶体管m2一直被下拉至第二电压端lvss的低电平，第二下拉节点pd_e通过第十九晶体管m19、第二十晶体管m20一直保持高电平。在下一图像帧之前，备用下拉控制模块81重复上述第三阶段p3。

本发明实施例提供一种栅极驱动电路，包括多个级联的如上所述的任一种移位寄存器单元。

具体的，如图14和图15所示，第一级移位寄存器单元、第二级移位寄存器单元、第三级移位寄存器单元的第一输入端input1连接起始信号端stv1。

除了第一级移位寄存器单元、第二级移位寄存器单元、第三级移位寄存器单元以外，第n级移位寄存器单元的第一输入端input1与第n-3级移位寄存器单元的第一输出端out_c相连接。

除了最后四级移位寄存器单元以外，第n级移位寄存器单元的第二输入端input2与第n+4级移位寄存器单元的第一输出端out_c相连接。

最后四级移位寄存器单元的第二输入端input2连接第二信号端stv2。

基于此，可以通过选通信号端control的信号控制第二输出模块20输出，或者控制第三输出模块30输出。这样一来，该栅极驱动电路可以实现正常输出或者错位输出。同时，由于用于和各行栅线连接的移位寄存器单元的第二输出端output的输出信号，与用于维持各级移位寄存器单元的级联关系的第一输出端out_c的输出信号不会相互影响，因此各级移位寄存器单元进行错位输出时，错位信号并不会影响各级移位寄存器单元的相对关系，从而不会使得栅极驱动电路整体输出异常。

在此基础上，各级移位寄存器单元还可以包括第三输入端input3，各级移位寄存器单元的第三输入端input连接第三信号端stv3。

这样一来，在一图像帧数据扫描完成后，下一图像帧扫描开始之前，可以对上一图像帧的数据进行放电，以降低相邻图像帧的信号相互影响，降低显示效果。

本发明实施例提供一种显示装置，包括如上所述的栅极驱动电路，该栅极驱动电路包括如上所述的任一种移位寄存器单元，具有与前述实施例提供的移位寄存器单元相同的结构和有益效果。由于前述实施例已经对该移位寄存器单元的具体结构和有益效果进行了详细的描述，此处不再赘述。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。