[0033]在上面的发射驱动器中，第一输入单元包括第一晶体管，第一晶体管具有电连接至IJ第一节点的栅电极、第一时钟信号被配置为向其施加的源电极以及电连接到第二节点的漏电极。在上面的发射驱动器中，第二输入单元包括第二晶体管，第二晶体管具有第一时钟信号被配置为向其施加的栅电极、第一输入信号被配置为向其施加的源电极以及电连接到第一节点的漏电极。在上面的发射驱动器中，上拉单元包括第三晶体管，第三晶体管具有电连接到第二节点的栅电极、第一驱动信号被配置为向其施加的源电极以及电连接到被配置为输出第一中间信号的输出端的漏电极。在上面的发射驱动器中，下拉单元包括第四晶体管，第四晶体管具有电连接到第一节点的栅电极、第二时钟信号被配置为向其施加的源电极以及电连接到输出端的漏电极。在上面的发射驱动器中，驱动控制器包括第五晶体管，第五晶体管具有第一驱动信号被配置为向其施加的栅电极、高DC电压被配置为向其施加的源电极以及电连接到第一节点的漏电极。在上面的发射驱动器中，保持单元包括第六晶体管，第六晶体管具有第一时钟信号被配置为向其施加的栅电极和源电极以及电连接到第二节点的漏电极。
[0034]在上面的发射驱动器中，稳定化单元包括串联电连接的第七晶体管和第八晶体管。在上面的发射驱动器中，第七晶体管包括电连接到第二节点的栅电极、第一中间信号的上拉电压被配置为向其施加的源电极以及电连接到第八晶体管的源电极的漏电极。在上面的发射驱动器中，第八晶体管包括第二时钟信号被配置为向其施加的栅电极、电连接到第七晶体管的漏电极的源电极以及电连接到第一节点的漏电极。
[0035]在上面的发射驱动器中，第二驱动块包括:第一输入单元，被配置为至少部分地基于被配置为施加到第一节点的第一节点信号而向第二节点发送第二时钟信号；第二输入单元，被配置为至少部分地基于第二时钟信号而向第一节点发送第二输入信号；以及上拉单元，被配置为至少部分地基于被配置为施加到第二节点的第二节点信号而上拉第二中间信号。在上面的发射驱动器中，第二驱动块还包括:下拉单元，被配置为至少部分地基于第一节点信号而下拉第二中间信号；以及驱动控制器，被配置为至少部分地基于第二驱动信号而使下拉单元失活。在上面的发射驱动器中，第二驱动块还包括:保持单元，被配置为至少部分地基于第二时钟信号而保持第二节点信号；以及稳定化单元，被配置为至少部分地基于第二节点信号和第一时钟信号而使第二中间信号稳定。
[0036]在上面的发射驱动器中，第一输入单元包括第一晶体管，第一晶体管具有电连接至IJ第一节点的栅电极、第二时钟信号被配置为向其施加的源电极以及电连接到第二节点的漏电极。在上面的发射驱动器中，第二输入单元包括第二晶体管，第二晶体管具有第二时钟信号被配置为向其施加的栅电极、第二输入信号被配置为向其施加的源电极以及电连接到第一节点的漏电极。在上面的发射驱动器中，上拉单元包括第三晶体管，第三晶体管具有电连接到第二节点的栅电极、第二驱动信号被配置为向其施加的源电极以及电连接到被配置为输出第二中间信号的输出端的漏电极。在上面的发射驱动器中，下拉单元包括第四晶体管，第四晶体管具有电连接到第一节点的栅电极、第一时钟信号被配置为向其施加的源电极以及电连接到输出端的漏电极。在上面的发射驱动器中，驱动控制器包括第五晶体管，第五晶体管具有第二驱动信号被配置为向其施加的栅电极、高DC电压被配置为向其施加的源电极以及电连接到第一节点的漏电极。在上面的发射驱动器中，保持单元包括第六晶体管，第六晶体管具有第二时钟信号被配置为向其施加的栅电极和源电极以及电连接到第二节点的漏电极。
[0037]在上面的发射驱动器中，缓冲块包括:第一输入单元，被配置为i)至少部分地基于第一中间信号而向第一节点发送高DC电压；ii)至少部分地基于第一中间信号而向第二节点发送低DC电压。在上面的发射驱动器中，缓冲块还包括:第二输入单元，被配置为至少部分地基于第二中间信号而向第一节点发送低DC电压；以及第一保持单元，被配置为至少部分地基于被配置为施加到第一节点的第一节点信号而保持被配置为施加到第二节点的第二节点信号。在上面的发射驱动器中，缓冲块还包括:上拉单元，被配置为至少部分地基于第二节点信号而上拉发射控制信号；以及下拉单元，被配置为至少部分地基于第一节点信号而下拉发射控制信号。
[0038]在上面的发射驱动器中，第一输入单元包括第一晶体管，第一晶体管具有第一中间信号被配置为向其施加的栅电极、高DC电压被配置为向其施加的源电极以及电连接到第一节点的漏电极。在上面的发射驱动器中，第一输入单元还包括第二晶体管，第二晶体管具有第一中间信号被配置为向其施加的栅电极、低DC电压被配置为向其施加的源电极以及电连接到第二节点的漏电极。
[0039]在上面的发射驱动器中，第二输入单元包括第三晶体管，第三晶体管具有第二中间信号被配置为向其施加的栅电极、低DC电压被配置为向其施加的源电极以及电连接到第一节点的漏电极。在上面的发射驱动器中，第一保持单元包括第四晶体管，第四晶体管具有电连接到第一节点的栅电极、高DC电压被配置为向其施加的源电极以及电连接到第二节点的漏电极。在上面的发射驱动器中，上拉单元包括第五晶体管，第五晶体管具有电连接到第二节点的栅电极、高DC电压被配置为向其施加的源电极以及电连接到被配置为输出发射控制信号的发射控制信号输出端的漏电极。在上面的发射驱动器中，下拉单元包括第六晶体管，第六晶体管具有电连接到第一节点的栅电极、低DC电压被配置为向其施加的源电极以及电连接到发射控制信号输出端的漏电极。
[0040]在上面的发射驱动器中，下拉单元包括串联电连接的第一下拉晶体管和第二下拉晶体管。在上面的发射驱动器中，第一下拉晶体管包括电连接到第一节点的栅电极、电连接至IJ第二下拉晶体管的漏电极的源电极以及电连接到发射控制信号输出端的漏电极。在上面的发射驱动器中，第二下拉晶体管包括第三时钟信号被配置为向其施加的栅电极、电连接至IJ栅电极的源电极以及电连接到第一下拉晶体管的源电极的漏电极。
[0041]在上面的发射驱动器中，第二输入单元包括第三晶体管，第三晶体管具有第二中间信号被配置为向其施加的栅电极、低DC电压被配置为向其施加的源电极以及电连接到第一节点的漏电极。在上面的发射驱动器中，第一保持单元包括第四晶体管，第四晶体管具有连接到第一节点的栅电极、向其施加高DC电压的源电极以及连接到第二节点的漏电极。在上面的发射驱动器中，上拉单元包括第五晶体管，第五晶体管具有电连接到第二节点的栅电极、高DC电压被构造为向其施加的源电极以及电连接到发射控制信号输出端的漏电极。
[0042]在上面的发射驱动器中，缓冲块还包括被配置为至少部分地基于第二节点信号而保持第一节点信号的第二保持单元，其中，第二保持单元包括保持晶体管，保持晶体管具有电连接到第二节点的栅电极、高DC电压被配置为向其施加的源电极以及电连接到第一节点的漏电极。
[0043]另一方面在于一种显示装置，所述显示装置包括:显示面板，包括多个像素；数据驱动器，被配置为向显示面板输出多个数据信号；扫描驱动器，包括多个扫描级，每个扫描级被配置为向显示面板输出扫描信号；以及发射驱动器，包括多个级，每个级被配置为向显示面板输出发射控制信号。发射驱动器的每个级包括:第一驱动块，第一驱动块被配置为i)接收第一输入信号、第一时钟信号和第二时钟信号以及第一驱动信号，并且ii)至少部分地基于第一输入信号和第一驱动信号来输出第一中间信号。每个级还包括第二驱动块，第二驱动块被配置为i)接收第二输入信号、第一时钟信号和第二时钟信号以及第二驱动信号，并且ii)至少部分地基于第二输入信号和第二驱动信号来输出第二中间信号。每个级还包括缓冲块，缓冲块被配置为i)接收第一中间信号和第二中间信号，并且ii)至少部分地基于第一中间信号和第二中间信号来输出发射控制信号。缓冲块还被配置为选择性地输出发射控制信号从而在顺序发射模式下或者在同时发射模式下操作，其中，发射驱动器的级被配置为i)在顺序发射模式下顺序地输出多个发射控制信号；ii)在同时发射模式下基本同时地输出多个发射控制信号。缓冲块还被配置为至少部分地基于第一中间信号具有低电压电平时的时间点和第二中间信号具有低电压电平时的时间点之间的间隔来确定发射控制信号具有第一电压电平的持续时间。
[0044]在上面的显示装置中，缓冲块还被配置为i)在第一中间信号具有低电压电平时，输出具有第一电压电平的发射控制信号；ii)在第二中间信号具有低电压电平时，输出具有比第一电压电平低的第二电压电平的发射控制信号。
[0045]在上面的显示装置中，第一驱动信号和第二驱动信号被配置为当发射驱动器在顺序发射模式下操作时保持为具有高电压电平，其中，第一输入信号和第二输入信号以及第一时钟信号和第二时钟信号被配置为当发射驱动器在同时发射模式下操作时保持为具有高电压电平。
[0046]在上面的显示装置中，第一驱动块包括:第一输入单元，被配置为至少部分地基于被配置为施加到第一节点的第一节点信号而向第二节点发送第一时钟信号；第二输入单元，被配置为至少部分地基于第一时钟信号而向第一节点发送第一输入信号；以及上拉单元，被配置为至少部分地基于被配置为施加到第二节点的第二节点信号而上拉第一中间信号。在上面的显示装置中，第一驱动块还包括:下拉单元，被配置为至少部分地基于第一节点信号而下拉第一中间信号；以及驱动控制器，被配置为至少部分地基于第一驱动信号而使下拉单元失活。在上面的显示装置中，第一驱动块还包括:保持单元，被配置为至少部分地基于第一时钟信号而保持第二节点信号；以及稳定化单元，被配置为至少部分地基于第二节点信号和第二时钟信号而使第一中间信号稳定。
[0047]在上面的显示装置中，缓冲块包括第一输入单元，第一输入单元被配置为i)至少部分地基于第一中间信号而向第一节点发送高DC电压；ii)至少部分地基于第一中间信号而向第二节点发送低DC电压。在上面的显示装置中，缓冲块还包括第二输入单元，第二输入单元被配置为至少部分地基于第二中间信号而向第一节点发送低DC电压。在上面的显示装置中，缓冲块还包括:保持单元，被配置为至少部分地基于被配置为施加到第一节点的第一节点信号而保持被配置为施加到第二节点的第二节点信号；上拉单元，被配置为至少部分地基于第二节点信号而上拉发射控制信号；以及下拉单元，被配置为至少部分地基于第一节点信号而下拉发射控制信号。
【附图说明】
[0048]图1是根据示例实施例的发射驱动器的框图。
[0049]图2是示出图1的发射驱动器的第一级的示例的框图。
[0050]图3A是示出图2的级的第一驱动块的示例的电路图。
[0051]图3B是示出图2的级的第二驱动块的示例的电路图。
[0052]图4是示出图2的级的缓冲块的示例的电路图。
[0053]图5是示出图1的发射驱动器的操作的示例的时序图。
[0054]图6是示出图1的发射驱动器的操作的另一示例的时序图。
[0055]图7是根据示例实施例的发射驱动器的框图。
[0056]图8是示出包括在图7的发射驱动器的每个级中的缓冲块的示例的电路图。
[0057]图9是示出包括在图7的发射驱动器的每个级中的缓冲块的另一示例的电路图。
[0058]图10是根据示例实施例的显示装置的框图。
【具体实施方式】
[0059]通常的发射驱动器不能产生与显示模式(例如，顺序发射模式、同时发射模式等)的改变对应的合适的发射控制信号。另外，由于驱动电路配置而难以控制发射控制信号的占空比。
[0060]在下文中，将参照附图更充分地描述示例性实施例，在附图中示出了不同的实施例。本公开中，术语“基本上”包括以下意思:完全、几乎完全或根据本领域技术人员在某些应用下的任何显著程度。进一步地，“在……上形成”还可以意味着“在……上方形成”。术语“连接”可以包括电连接。
[0061]图1是根据示例实施例的发射驱动器的框图。
[0062]参照图1，发射驱动器100包括彼此连接的多个级ST1、ST2、ST3、ST4……。多个级ST1、ST2、ST3、ST4……可以输出发射控制信号。
[0063]级ST1、ST2、ST3、ST4……中的每个级可以包括第一时钟端CK1、第二时钟端CK2、第一驱动信号输入端GK1、第二驱动信号输入端GK2、第一输入端INU、第二输入端IND和发射控制信号输出端EM。级ST1、ST2、ST3、ST4……中的每个级还可以包括高DC电压输入端VGH和低DC电压输入端VGL。
[0064]在本示例性实施例中，具有不同时序的第一时钟信号CLK1和第二时钟信号CLK2分别施加到第一时钟端CK1和第二时钟端CK2。例如，第二时钟信号CLK2是从第一时钟信号CLK1反相的信号。
[0065]在相邻的级中，第一时钟信号CLK1和第二时钟信号CLK2可以以相反的顺序施加到时钟端。例如，第一时钟信号CLK1施加到奇数级ST1、ST3……的第一时钟端CK1，第二时钟信号CLK2施加到所述奇数级ST1、ST3……的第二时钟端CK2。相反，第一时钟信号CLK1可以施加到偶数级ST2、ST4……的第二时钟端CK2，第二时钟信号CLK2可以施加到所述偶数级ST2、ST4……的第一时钟端CK1。
[0066]第一驱动信号GCK1和第二驱动信号GCK2可以分别施加到第一驱动信号输入端GK1和第二驱动信号输入端GK2。当通过同时发射模式驱动发射驱动器100时，第一驱动信号GCK1和第二驱动信号GCK2可以在特定的持续时间(durat1n)内具有第一电压电平(SP，低电压电平)。所有的级ST1、ST2、ST3、ST4……可以基本同时地输出同样的发射控制信号EM[1]、EM[2]、EM[3]、EM[4]……。相反，当通过顺序发射模式驱动发射驱动器100时，第一驱动信号GCK1和第二驱动信号GCK2可以具有第二电压电平(S卩，高电压电平)。发射驱动器100可以顺序地输出发射控制信号EM[1]、EM[2]、EM[3]、EM[4]……。第一驱动信号GCK1和第二驱动信号GCK2可以施加到级ST1、ST2、ST3、ST4……的第一驱动信号输入端GK1和第二驱动信号输入端GK2。
[0067]第一起始信号IN1或前一级的第一中间信号可以施加到第一输入端INU。第二起始信号IN2或前一级的第二中间信号可以施加到第二输入端IND。
[0068]第一中间信号输出端UP和第二中间信号输出端DN可以分别输出第一中间信号和第二中间信号。例如，在顺序发射模式下，每个第一中间信号上拉发射控制信号EM[1]、EM[2]、EM[3]、EM[4]……，每个第二中间信号下拉发射控制信号EM[1]、EM[2]、EM[3]、EM [4]......。
[0069]发射控制信号输出端EM可以将发射控制信号EM[1]、E