用以驱动显示面板102的数据线DL(I)-DL(η)，其中η大于或等于i的整数。在一实施例中，数据驱动器106通过数据线DL (I)-DL (η)施加数据信号D (I)-D (η)至像素单元HJ，因而控制像素单元PU中液晶电容Clc的光穿透性(light transmittance)。
[0078]图2绘示依据本公开的一实施例的栅极驱动电路200的电路图。栅极驱动电路200可以是彼此串接的多级栅极驱动电路中的一个第i级栅极驱动电路。在一实施例中，栅极驱动电路200可作为图1中的第i级栅极驱动电路108，但本公开并不限于此。
[0079]栅极驱动电路200包括锁存电路202以及第一输出电路204。锁存电路202包括第一输入INl、第二输入IN2、第一输出OUTl以及第二输出0UT2。第一输入INl用以接收第(1-l)级(也就是前级)栅极驱动电路的第(1-l)个第一栅极信号G (1-l)。第二输入IN2用以接收第一时钟信号CLKl。第一输出OUTl用以响应于第(1-l)个第一栅极信号G (1-l)以及第一时钟信号CLKl，输出第一输出信号SI。第二输出0UT2用以输出第二输出信号S2，此第二输出信号S2是第一输出信号SI的反相信号。在一实施例中，锁存电路202包括RS锁存器(latch)，其中第一输入IN1、第二输入IN2、第一输出OUTl以及第二输出0UT2分别为RS锁存器的S端、R端、Q端以及Q’端。
[0080]第一输出电路204用以输出第i个第一栅极信号G (i)。第一输出电路204包括第一晶体管Tl、第二晶体管T2以及电容C。第一晶体管Tl具有耦接至第一输出OUTl的控制端N1、耦接至用以接收第二时钟信号CLK2的第一时钟输入CL的第一端、以及耦接至用以输出第i个第一栅极信号G(i)的第一输出节点OUT的第二端。第二晶体管T2具有耦接至第二输出0UT2的控制端N2、耦接至第一输出节点OUT的第一端、以及耦接至参考信号VGL的第二端。在一实施例中，参考信号VGL用来关闭像素单元HJ中薄膜晶体管TFT的电压。电容C耦接于第一晶体管Tl的控制端NI以及第一输出节点OUT之间。电容C可作为自举(bootstrap)电容，用以提供第一晶体管Tl的控制端NI需要的电压。举例来说，当控制端NI的电压电平为高电平，电容C将可提供超过第二时钟信号CLK2的电压电平的偏压至控制端NI，以确保第一晶体管Tl为开启。
[0081]锁存电路202包括第三晶体管T3、第四晶体管T4、第五晶体管T5以及第六晶体管T6。第三晶体管T3具有耦接至第一输入INl的控制端、耦接至第一输出OUTl的第一端、以及耦接至第一输入INl的第二端。第四晶体管T4具有耦接至第二输出0UT2的控制端、耦接至第一输出OUTl的第一端、以及耦接至第一输入INl的第二端。第五晶体管T5具有耦接至第一输出OUTl的控制端、耦接至第二输出0UT2的第一端、以及耦接至第二输入IN2的第二端。第六晶体管T6具有耦接至第二输入IN2的控制端、耦接至第二输出0UT2的第一端、以及耦接至第二输入IN2的第二端。在此实施例中，第一至第六晶体管Tl?T6可以由η-沟道TFT来实现。
[0082]如图2所示，栅极驱动电路200仅使用了四个输入信号(G(1-l)，CLKU CLK2及VGL)、一个电容(C)以及六个晶体管(Tl?T6)。因此，栅极驱动电路200可具有较小的布局面积，并降低其功耗。
[0083]图3绘示依据本公开的一实施例的栅极驱动电路200的信号波形。在此实施例中，当第(1-l)个第一栅极信号G(1-l)为致能(例如具有高电压电平)且第一时钟信号CLKl为非致能(例如具有低电压电平)，由于控制端NI的电压电平(此处称V(Nl))为高电平，故第一晶体管Tl被第一输出信号SI开启；由于控制端N2的电压电平(此处称V(N2))为低电平，故第二晶体管T2被第二输出信号S2关闭。此时，第i个第一栅极信号G⑴的电压电平将跟随第二时钟信号CLK2的电压电平。另一方面，当第(1-l)个第一栅极信号G(1-l)为非致能(例如具有低电压电平)，且第一时钟信号CLKl为致能(例如具有高电压电平)，由于控制端NI的电压电平V(Nl)为低电平，故第一晶体管Tl被第一输出信号SI关闭；由于控制端N2的电压电平V(N2)为高电平，故第二晶体管T2被第二输出信号S2开启。此时，第i个第一栅极信号G(i)的电压电平将被参考信号VGL重置。
[0084]图4绘示依据本公开的一实施例的栅极驱动电路400的电路图。栅极驱动电路400可以是彼此串接的多级栅极驱动电路中的一个第i级栅极驱动电路。在一实施例中，栅极驱动电路400可作为图1中的第i级栅极驱动电路108，但本公开并不限于此。
[0085]在此实施例中的元件与前述实施例中相同的元件共用相同的标号，其描述如前述。栅极驱动电路400与图2中的栅极驱动电路200主要差别在于，栅极驱动电路400还包括初始化电路402。
[0086]初始化电路402用以响应于清除信号CLR，通过参考信号VGL初始化第一输出OUTl及第二输出0UT2的电压电平。初始化电路402包括第一初始化晶体管ITl以及第二初始化晶体管IT2。第一初始化晶体管ITl具有耦接至用以接收清除信号CLR的清除端CLear的控制端、耦接至清除端CLear的第一端、以及耦接至第二输出0UT2的第二端。第二初始化晶体管IT2具有耦接至清除端CLear的控制端、耦接至第一输出OUTl的第一端、以及耦接至参考信号VGL的第二端。在此实施例中，由于第一初始化晶体管ITl的控制端(例如栅极端)以及第一端(例如漏极端)互相连接，故第一初始化晶体管ITl形成二极管连接(d1de-connect1n)，当清除信号CLR为致能，第二输出0UT2的电压电平可被清除信号CLR初始化。因此，第二初始化晶体管IT2可被开启，且第一输出OUTl的电压电平可被参考信号VGL初始化。在一实施例中，当显示装置的电源被开启，清除信号CLR被致能。
[0087]在图4的实施例中，第一至第六晶体管Tl?T6以及第一及第二初始化晶体管IT1、IT2为η-沟道TFT，但本公开并不限于此。在另一实施例中，包含于栅极驱动电路中的晶体管可由P-沟道晶体管来实现。
[0088]图5绘示依据本公开的一实施例的栅极驱动电路500的电路图。栅极驱动电路500可以是彼此串接的多级栅极驱动电路中的一个第i级栅极驱动电路。在一实施例中，栅极驱动电路500可作为图1中的第i级栅极驱动电路108，但本公开并不限于此。
[0089]栅极驱动电路500的电路配置类似于栅极驱动电路400，其中，类似的元件标以相似的符号并附上标号「’」。栅极驱动电路500与图4所示的栅极驱动电路400的主要差异在于，栅极驱动电路500所包含的晶体管由P-沟道晶体管实现。在另一实施例中，初始化电路402’可以被省去。
[0090]图6绘示依据本公开的一实施例的栅极驱动电路500的信号波形。如图6所示，栅极驱动电路500的信号操作与栅极驱动电路200/400类似，只是信号波形为反相。
[0091]图7绘示依据本公开的一实施例的栅极驱动器700。栅极驱动器700可作为图1中所示的栅极驱动器104，但本公开并不限于此。
[0092]栅极驱动器700包括多级的栅极驱动电路108。如图7所示，第(i_l)级至第(i+2)级的栅极驱动电路108分别用以输出第一栅极信号G(1-l)至G(i+2)。在此实施例中，此些栅极驱动电路108可响应三个时钟信号CLKA、CLKB及CLKC输出第一栅极信号G (1-l)至
G(i+2)ο
[0093]如图7所示，时钟信号CLKA被施加至第(i_l)级栅极驱动电路108的第二输入IN2以及第i级栅极驱动电路108的第一时钟输入CL。时钟信号CLKB被施加至第i级栅极驱动电路108的第二输入IN2以及第(i+1)级栅极驱动电路108的第一时钟输入CL。时钟信号CLKC被施加至第(1-l)级栅极驱动电路108的第一时钟输入CL以及第(i+1)级栅极驱动电路108的第二输入IN2。需注意的是，图7中仅绘示四级的栅极驱动电路108以方便说明。然而，本公开的范围及精神也可涵盖至大于或小于四级的栅极驱动电路108，且本公开并不限于此。
[0094]图8绘示依据本公开的一实施例的栅极驱动器700的波形。如图8所示，在此实施例中，时钟信号CLKA、CLKB及CLKC彼此并不重叠且在一时间序列上依序地被致能。响应于时钟信号CLKA、CLKB及CLKC，第一栅极信号G(1-l)、G(i)、G(i+l)及G (i+2)可依序地被输出。换句话说，在此实施例中，只用了三个时钟信号即实现了栅极驱动器700完整的栅极扫描功能。
[0095]图9绘示依据本公开的一实施例的栅极驱动器900。栅极驱动器900可作为图1中所示的栅极驱动器104，但本公开并不限于此。
[0096]栅极驱动器900包括多级的栅极驱动电路108。如图9所示，第(i_l)级至第(i+2)级的栅极驱动电路108分别用以输出第一栅极信号G(1-l)至G (i+2)。在此实施例中，此些栅极驱动电路108可响应四个时钟信号CLKA、CLKB、CLKC及CLKD输出第一栅极信号G (1-l)至 G(i+2)ο
[0097]如图9所示，时钟信号CLKA被施加至第i级栅极驱动电路108的第一时钟输入CL以及第(i+2)级栅极驱动电路108的