第二输入IN2。时钟信号CLKB被施加至第(i_l)级栅极驱动电路108的第二输入IN2以及第(i+1)级栅极驱动电路108的第一时钟输入CL。时钟信号CLKC被施加至第i级栅极驱动电路108的第二输入IN2以及第(i+2)级栅极驱动电路108的该第一时钟输入CL。时钟信号CLKD被施加至第(1-l)级栅极驱动电路108的第一时钟输入CL以及第(i+1)级栅极驱动电路108的第二输入IN2。需注意的是，为方便说明，图9中仅绘示了四级的栅极驱动电路108。然而，本公开的范围及精神也可涵盖至大于或小于四级的栅极驱动电路108，且本公开并不限于此。本领域技术人员可在不脱离本公开的范围及精神下作置换及修改。
[0098]图10绘示依据本公开的一实施例的栅极驱动器900的波形。如图10所示，时钟信号CLKA、CLKB, CLKC及CLKD在一时间序列上依序地被致能。响应于时钟信号CLKA、CLKB,0^(:及0^0，第一栅极信号6(1-1)、6(1)、6(1+1)及G(i+2)可依序地被输出。相较于图8及图10，可知栅极驱动器900的第一栅极信号G(1-l)至G(i+2)间的脉冲时间延迟比栅极驱动器700的第一栅极信号G(1-l)至G(i+2)间的脉冲时间延迟来的短。
[0099]图11绘示依据本公开的一实施例的显示装置1100。显示装置1100包括用以显示第一图像的第一显示区域DA1、用以显示第二图像的第二显示区域DA2、以及用以驱动第一显示区域DAl及第二显示区域DA2的双区(2-zone)栅极驱动器1104。
[0100]双区栅极驱动器1104包括多个彼此串接的栅极驱动电路1108，用以对第一显示区域DAl依序地输出多个第一栅极信号G (I)?G (m)，并对第二显示区域DA2依序地输出第二栅极信号G’(I)?G’(m)。第一显示区域DAl的栅极扫描频率可以不同于第二显示区域DA2的栅极扫描频率。举例来说，若第一显示区域DAl是作为主显示区而第二显示区域DA2是作为次显示区，第一显示区域DAl的栅极扫描频率可高于第二显示区域DA2的栅极扫描频率。
[0101]图12绘示依据本公开一实施例的栅极驱动电路1108的电路图。在此实施例中的元件与前述实施例中相同的元件共用相同的标号，其描述如前述。栅极驱动电路1108与图2所示的栅极驱动电路200的主要差异在于，栅极驱动电路1108还包括用以输出第i个第二栅极信号G’ (i)的第二输出电路1202。
[0102]在一实施例中，栅极驱动电路1108还包括初始化电路402。在一实施例中，包含于栅极驱动电路1108的晶体管可以用P-沟道晶体管来实现。
[0103]第二输出电路1202包括第七晶体管T7以及第八晶体管T8。第七晶体管T7包括具有耦接至第一输出OUTl的控制端、耦接至用以接收时钟信号CLK’的第二时钟输入CL’的第一端、以及耦接至用以输出第i个第二栅极信号G’ (i)的第二输出节点OUT’的第二端。第八晶体管T8具有耦接至第二输出0UT2的控制端、耦接至第二输出节点OUT’的第一端、以及耦接至参考信号VGL的第二端。在一实施例中，时钟信号CLK’同步于时钟信号CLK。在一实施例中，时钟信号CLK’的频率不同于时钟信号CLK的频率。
[0104]图13绘示依据本公开的一实施例的一例栅极驱动器1104。如图13所示，栅极驱动器1104包括多级的栅极驱动电路1108。响应于时钟信号CLKA、CLKB, CLKC, CLKD及CLKE，栅极驱动电路可输出第一栅极信号G(i)?G(i+2)至第一显示区域DA1，并输出第二栅极信号G’⑴?G’ (i+2)至第二显示区域DA2。具体地说，时钟信号CLKA、CLKB及CLKC控制第一显示区域DAl的栅极扫描功能，而时钟信号CLKD及CLKE控制第二显示区域DA2的栅极扫描功能。在一实施例中，时钟信号CLKD及CLKE可实现独立于第一显示区域DAl的针对第二显示区域DA2的低更新率(low-refresh)扫描(例如，具有I?1Hz的扫描频率)和/或部分扫描(例如，只扫描更新为新数据的像素列)。
[0105]图14绘示依据本公开的一实施例的栅极驱动器1104的波形图。如图14所示，因为栅极驱动电路1108的锁存电路202是由时钟信号CLKA、CLKB及CLKC所控制，故针对第二显示区域DA2的时钟信号CLKD及CLKE可与时钟信号CLKA、CLKB及CLKC同步。
[0106]图15绘示依据本公开的一实施例的显示装置1500。显示装置1500包括用以显示第一图像的第一显示区域DA1、用以显示第二图像的第二显示区域DA2、用以显示第三图像的第三显示区域DA3、以及用以驱动第一至第三显示区域DAl?DA3的三区(3-zone)栅极驱动器1502。此三区栅极驱动器1502包括第一栅极驱动器1504以及第二栅极驱动器1506。第一栅极驱动器1504可以是像图11中栅极驱动器1104的双区栅极驱动器，可用以驱动第一及第二显示区域DA1、DA2。第二栅极驱动器1506用以驱动第三显示区域DA3。在一实施例中，第一显示区域DAl包括凸形显示区域CDA。此凸形显示区域CDA可至少由像是第7、9图中所示的单区(single-zone)栅极驱动器所驱动。在一实施例中，显示装置1500可使用在，但不限于，智慧型手表当中。可知，上述实施例中的第一至第三显示区域DAl?DA3的配置及形状是为了说明，并非用以限制本公开，因为本公开可依据实际需求而以不同的方式来实现。
[0107]图16绘示依据本公开的一实施例的一例三区栅极驱动器1502。在三区栅极驱动器1502当中，第一栅极驱动器1504包括多个彼此串接的栅极驱动电路1508，用以依序地输出第一栅极信号G(I)?G(m)至第一显示区域DA1，并输出多个第二栅极信号G’ (I)?G’ (m)至第二显示区域DA2。第二栅极驱动器1506包括多个彼此串接的栅极驱动电路1510，用以依序输出多个第三栅极信号G” (I)?G” (m)至第三显示区域DA3。具体地说，第二栅极驱动器1506可响应于第一栅极驱动器1504所输出的第一栅极信号G (I)?G(m)，对第三显示区域DA3输出第三栅极信号G”⑴?G” (m)。
[0108]图17绘示依据本公开的一实施例的三区栅极驱动器1502的波形。如图17所示，因为第一及第二栅极驱动电路1508、1510的锁存电路202可由时钟信号CLKA、CLKB及CLKC所控制，故针对第二显示区域DA2的时钟信号CLKD、CLKE与针对第三显示区域DA3的时钟信号CLKF及CLKG与时钟信号CLKA、CLKB及CLKC同步。在此实施例中，时钟信号CLKA、CLKB及CLKC实现了针对第一显示区域DAl的完整扫描，时钟信号CLKD及CLKE实现了针对第二显示区域DA2的低更新率扫描(例如，I?1Hz)，而时钟信号CLKF及CLKG实现了针对第三显示区域DA3的部分扫描。可知，上述实施例中应用于第一至第三显示区域DAl?DA3的扫描功能是为了说明本公开，而非用以限制本公开，因为本公开可依据实际需求而以不同的方式来实现。
[0109]总而言之，本公开提供一种使用较少元件及输入信号的栅极驱动器/显示装置。因此，可减少本公开的栅极驱动器/显示装置的布局面积以及功耗。此外，本公开的栅极驱动器可使用在多区显示装置当中。由于栅极驱动器可针对多区显示装置的各个显示区域分别执行适应性的扫描功能，故可进一步降低多区显示装置的功耗。
[0110]综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。
【主权项】
1.一种栅极驱动器，包括: 彼此串接的多个栅极驱动电路，用以依序输出多个第一栅极信号，其中这些栅极驱动电路中的第i级栅极驱动电路，I为整数，包括: 锁存电路，包括: 第一输入，用以接收这些栅极驱动电路中的第(1-Ι)级栅极驱动电路的第(1-Ι)个第一栅极信号； 第二输入，用以接收第一时钟信号； 第一输出，用以响应于该第(i_l)个第一栅极信号以及该第一时钟信号，输出第一输出信号；以及 第二输出，用以输出第二输出信号，该第二输出信号是该第一输出信号的反相信号；以及 第一输出电路，用以输出第i个第一栅极信号，包括: 第一晶体管，具有耦接至该第一输出的控制端、耦接至用以接收第二时钟信号的第一时钟输入的第一端、以及耦接至用以输出该第i个第一栅极信号的第一输出节点的第二端; 第二晶体管，具有耦接至该第二输出的控制端、耦接至该第一输出节点的第一端、以及耦接至参考信号的第二端；以及 电容，耦接于该第一晶体管的该控制端以及该第一输出节点之间。2.如权利要求1所述的栅极驱动器，其中当该第(1-Ι)个第一栅极信号为致能且该第一时钟信号为非致能，该第一晶体管被该第一输出信号开启，且该第二晶体管被该第二输出信号关闭，使得该第i个第一栅极信号的电压电平跟随该第二时钟信号的电压电平。3.如权利要求1所述的栅极驱动器，其中当该第(1-Ι)个第一栅极信号为非致能且该第一时钟信号为致能，该第一晶体管被该第一输出信号关闭，且该第二晶体管被该第二输出信号开启，使得该第i个第一栅极信号的电压电平被该参考信号重置。4.如权利要求1所述的栅极驱动器，其中该锁存电路包括: 第三晶体管，具有耦接至该第一输入的控制端、耦接至该第一输出的第一端、