显示设备的制造方法
【专利摘要】公开了一种显示设备，所述显示设备可提供栅极信号以使得提供至相邻栅极线的栅极信号的脉冲宽度彼此重叠，并且同时可最小化由于行存储器的数量增加而导致的成本增加。所述显示设备包括显示面板、栅极驱动器和时序控制器。所述显示面板包括栅极线、数据线以及设置在所述栅极线与所述数据线之间的交叉区域处的像素。所述栅极驱动器向所述栅极线提供栅极信号。所述时序控制器将用于控制所述栅极驱动器的操作时序的栅极控制信号提供至所述栅极驱动器，所述栅极控制信号包括起始信号和栅极时钟信号。每一帧周期包括向栅极线提供栅极信号的有效周期、以及不向栅极线提供栅极信号的垂直消隐周期，并且时序控制器在垂直消隐周期内提供起始信号。
【专利说明】
显示设备[0001 ] 本申请要求于2015年4月30日提交的韩国专利申请N0.10-2015-0061054的优先 权，为了所有目的，通过引用将该专利申请结合在此，如同在这里完全阐述一样。
技术领域
[0002]本发明涉及一种显示设备。【背景技术】
[0003]随着信息社会的发展，对显示图片图像的显示设备的各种需求增加。在这方面，近来已使用各种显示设备，诸如液晶显示器(LCD)、等离子显示面板(PDP)和有机发光显示 (0LED)装置。
[0004]显示设备包括显示面板、栅极驱动器、数据驱动器和时序控制器。显示面板包括数据线、栅极线、以及多个像素，所述多个像素形成在数据线与栅极线之间的交叉部分处，并且当栅极信号被提供至栅极线时所述多个像素被提供数据线的数据电压。像素根据数据电压发出具有预定亮度的光。栅极驱动器向栅极线提供栅极信号。数据驱动器包括向数据线提供数据电压的源极驱动集成电路(下文称为“1C”)。时序控制器控制栅极驱动器和数据驱动器的操作时序。
[0005]例如，栅极驱动器可以以面板内栅极驱动器(GIP)模式形成在显示面板的非显示区域中。在该情形中，栅极驱动器包括具有多个晶体管的级，并且栅极驱动器根据从时序控制器输入的起始信号和栅极时钟信号向栅极线提供用于摆动栅极高电压和栅极低电压的栅极信号。
[0006]同时，UHD(超高清，3840X2160)的显示设备已投入使用。因为在UHD的显示设备中，在每个像素中充电数据电压的充电时间不够，所以栅极驱动器以下述方式提供栅极信号，即，提供至相邻栅极线的栅极信号的脉冲宽度彼此重叠。在该情形中，因为相邻栅极时钟信号的脉冲宽度彼此重叠，所以起始信号和栅极时钟信号的脉冲宽度较宽。特别是，由于起始信号的脉冲宽度较宽，所以用于延迟被从时序控制器提供至数据驱动器的图像数据的行存储器的数量增加。由于行存储器的数量增加，可能增加制造成本。
【发明内容】
[0007]因此，本发明旨在提供一种基本上克服了由于相关技术的限制和缺点而导致的一个或多个问题的显示设备。
[0008]本发明的优点是提供一种显示设备，所述显示设备可提供使得被提供至相邻栅极线的栅极信号的脉冲宽度彼此重叠的栅极信号并且同时可使由于行存储器的数量增加导致的成本增加最小。
[0009]在下面的描述中将部分列出本发明的附加优点和特征，这些优点和特征的一部分根据下面的解释对于本领域普通技术人员将变得显而易见或者可通过本发明的实施领会至IJ。通过说明书、权利要求书以及附图中具体指出的结构可实现和获得本发明的这些目的和其他优点。
[0010]为了实现这些和其他优点并且根据本发明的意图，如在此具体化和概括描述的那样，本发明提供了一种显示设备，包括:显示面板，所述显示面板包括栅极线、数据线以及设置在所述栅极线与所述数据线之间的交叉区域处的像素;栅极驱动器，所述栅极驱动器向所述栅极线提供栅极信号；和时序控制器，所述时序控制器将用于控制所述栅极驱动器的操作时序的栅极控制信号提供至所述栅极驱动器，所述栅极控制信号包括起始信号和栅极时钟信号，其中每一帧周期包括向所述栅极线提供所述栅极信号的有效周期、以及不向所述栅极线提供所述栅极信号的垂直消隐周期，并且所述时序控制器在所述垂直消隐周期内提供所述起始信号。此外，所述时序控制器也可在所述有效周期的初始时段处提供所述起始信号。此外，所述时序控制器也可与所述垂直消隐周期同步提供所述起始信号。
[0011]应当理解，本发明前面的一般性描述和下面的详细描述都是例示性的和解释性的，意在对要求保护的本发明提供进一步的解释。【附图说明】
[0012]所包括的用以向本发明提供进一步理解并且并入本申请组成本申请一部分的附图图解了本发明的实施方式，并与说明书一起用于解释本发明的原理。在附图中:
[0013]图1是图解根据本发明实施方式的显示设备的框图；
[0014]图2图解了当显示设备由液晶显示器实现时图1的像素的示例；[〇〇15]图3图解了当显示设备由有机发光显示器实现时图1的像素的示例；[〇〇16]图4A和4B是图解图1的栅极驱动器的详细框图；[〇〇17]图5图解了根据本发明实施方式的时序控制器的结构；
[0018]图6A和6B是图解根据本发明第一实施方式的数据使能信号、输入至时序控制器的图像数据、从时序控制器输出的图像数据、起始信号、时钟信号和VDD控制信号的波形；
[0019]图7A和7B是图解根据本发明第二实施方式的数据使能信号、输入至时序控制器的图像数据、从时序控制器输出的图像数据、起始信号、时钟信号和VDD控制信号的波形；
[0020]图8A和8B是图解根据本发明第三实施方式的数据使能信号、输入至时序控制器的图像数据、从时序控制器输出的图像数据、起始信号、时钟信号和VDD控制信号的波形；
[0021]图9A和9B是图解根据本发明第四实施方式的数据使能信号、输入至时序控制器的图像数据、从时序控制器输出的图像数据、起始信号、时钟信号和VDD控制信号的波形；
[0022]图10A和10B图解了根据本发明第一实施方式在第一频率和第二频率的情形中，垂直同步信号、有效周期(active per1d)、垂直消隐周期和起始信号的示例；
[0023]图11A和11B图解了根据本发明第二实施方式在第一频率和第二频率的情形中，垂直同步信号、有效周期、垂直消隐周期和起始信号的示例；[〇〇24]图12A和12B图解了根据本发明第三实施方式在第一频率和第二频率的情形中，垂直同步信号、有效周期、垂直消隐周期和起始信号的示例；
[0025]图13A和13B图解了根据本发明第四实施方式在第一频率和第二频率的情形中，垂直同步信号、有效周期、垂直消隐周期和起始信号的示例。【具体实施方式】
[0026]现在将详细描述本发明的典型实施方式，在附图中图示了这些实施方式的一些例子。尽可能地在整个附图中使用相同的参考标记表示相同或相似的部分。
[0027]将通过参照附图描述的下列实施方式阐明本发明的优点和特征以及其实现方法。 然而，本发明可以以不同的形式实施，不应解释为限于在此列出的实施方式。而是，提供这些实施方式是为了使该公开内容全面和完整，并将本发明的范围充分地传递向本领域技术人员。此外，本发明仅由权利要求的范围限定。
[0028]为了描述本发明的实施方式而在附图中公开的形状、尺寸、比例、角度和数量仅仅是示例，因而本发明不限于图示的细节。相似的参考标记通篇表示相似的元件。在下面的描述中，当确定相关已知功能或构造的详细描述会不必要地使本发明的重点变模糊时，将省略该详细描述。
[0029]在本说明书中使用“包括”、“具有”和“包含”进行描述的情况下，可添加其他部件， 除非使用了 “仅”。单数形式的术语可包括复数形式，除非有相反指示。
[0030]在解释一要素时，尽管没有明确说明，但该要素应解释为包含误差范围。
[0031]在描述位置关系时，例如位置关系被描述为“在……上”、“在……上方”、“在…… 下方”和“在……之后”时，可在两个部分之间设置一个或多个其他部分，除非使用了“正好” 或“直接”。
[0032]在描述时间关系时，例如，当时间顺序被描述为“在……之后”、“随后”、“接下来” 和“在……之前”时，可包括不连续的情况，除非使用了“正好”或“直接”。[〇〇33]将理解到，尽管在此可使用术语“第一”、“第二”等来描述各种元件，但这些元件不应被这些术语限制。这些术语仅仅是用来将元件彼此区分开。例如，在不背离本发明的范围的情况下，第一元件可能被称为第二元件，相似地，第二元件可能被称为第一元件。[〇〇34] “X轴方向”、“Y轴方向”和“Z轴方向”不应解释为仅是相互垂直关系的几何关系，在本发明的元件可进行功能性操作的范围内其可具有更广泛的指向性。[〇〇35]术语“至少一个”应理解为包括相关所列项中的一个或多个的任意和全部组合。例如，“第一项、第二项和第三项中的至少一个”的含义表示选自第一项、第二项和第三项中两个或更多的所有项的组合、以及第一项、第二项或第三项。[〇〇36]本领域技术人员能够充分理解，本发明各实施方式的特征可彼此部分或整体地结合或组合，并且可在技术上彼此进行各种互操作和驱动。本发明的实施方式可彼此独立实施，或者以相互依赖的关系共同实施
[0037]下文中，将参照附图详细描述本发明的优选实施方式。
[0038]图1是图解根据本发明实施方式的显示设备的框图。参照图1，根据本发明实施方式的显示设备包括显示面板10、栅极驱动器11、数据驱动器20和时序控制器30。
[0039]可以使用通过用于向栅极线G1到Gn提供栅极信号的线扫描来向像素提供数据电压的每一种显示设备，来作为根据本发明实施方式的显示设备。例如，根据本发明实施方式的显示设备可由液晶显示器、有机发光显示器、场发射显示器和电泳显示器的任意一种实现。
[0040]显示面板10包括数据线D1到Dm(m是2或更大的正整数)、栅极线G1到Gn(n是2或更大的正整数)、以及设置在数据线D1到Dm和栅极线G1到Gn之间的交叉区域处的像素P。[〇〇41]每个像素P可连接至数据线D1到Dm的任意一条和栅极线G1到Gn的任意一条。由此，当栅极信号被提供至栅极线时，数据线的数据电压被提供至像素P，并且像素P根据所提供的数据电压以预定亮度发出光。
[0042]图2图解了当显示设备由液晶显示器实现时图1的像素的示例。如图2中所示，如果显示设备由液晶显示器实现，则每个像素P可包括晶体管T、像素电极11和存储电容器Cst。 晶体管T响应于第k条栅极线Gk(k是满足1 < k < n的正整数)的栅极信号，将第j条数据线Dj (j是满足1 < j的正整数)的数据电压提供至像素电极11。由此，每个像素P可通过电场驱动液晶层13的液晶分子来控制从背光单元进入的光的透射率，所述电场是通过提供至像素电极11的数据电压与提供至公共电极12的公共电压之间的电位差而产生的。从公共电压线 VcomL向公共电极12提供公共电压，背光单元布置在显示面板10下方并且向显示面板10照射均匀的光。此外，存储电容器Cst设置在像素电极11与公共电极12之间，存储电容器Cst均匀地保持像素电极11与公共电极12之间的电压差。[〇〇43]图3图解了当显示设备由有机发光显示器实现时图1的像素的示例。如图3中所示， 如果显示设备由有机发光显示器实现，则每个像素P可包括有机发光二极管0LED、扫描晶体管ST、驱动晶体管DT和存储电容器Cst。扫描晶体管ST响应于第k条栅极线Gk的栅极信号，将第j条数据线Dj的数据电压提供至驱动晶体管DT的栅极电极。驱动晶体管DT根据提供至栅极电极的数据电压控制从高电位电压线VDDL流到有机发光二极管0LED的驱动电流。有机发光二极管0LED设置在驱动晶体管DT与低电位电压线VSSL之间，并且根据驱动电流发出具有预定亮度的光。存储电容器Cst可设置在驱动晶体管DT的栅极电极与高电位电压线VDDL之间，以均匀地保持驱动晶体管DT的栅极电极的电压。
[0044]栅极驱动器11连接至栅极线G1到Gn并提供栅极信号。更详细地说，栅极驱动器11 从时序控制器30接收栅极控制信号GCS并且根据栅极控制信号GCS产生栅极信号，以将产生的栅极信号提供至栅极线G1到Gn。[〇〇45] 如图1所示，显示面板10可划分为显示区域DA和非显示区域NDA。显示区域DA是设置像素P以显示图像的区域。非显示区域NDA是设置在显示区域DA周围不显示图像的区域。 栅极驱动器11可以以面板内栅极驱动器(GIP)模式设置在非显示区域NDA中。栅极驱动器11 在图1中设置在显示区域DA的一侧处，但并不限于此。例如，栅极驱动器11可设置在显示区域DA的两侧处。之后将参照图4A和4B描述栅极驱动器11的详细描述。[〇〇46] 数据驱动器20连接至数据线D1到Dm。数据驱动器20从时序控制器30接收数字视频数据DATA和数据控制信号DCS，并且根据数据控制信号DCS将数字视频数据DATA转换为模拟数据电压。数据驱动器20将模拟数据电压提供至数据线D1到Dm。数据驱动器20可包括一个源极驱动集成电路(下文称为“源极驱动1C")或多个源极驱动1C。
[0047]时序控制器30从外部系统板(未示出)接收视频数据(图像数据)DATA和时序信号 TS。时序信号TS可包括垂直同步信号、水平同步信号、数据使能信号和点时钟。时序控制器 30基于时序信号TS产生用于控制栅极驱动器11的操作时序的栅极控制信号GCS和用于控制数据驱动器20的操作时序的数据控制信号DCS，并将栅极控制信号GCS和数据控制信号DCS 分别提供至栅极驱动器11和数据驱动器20。[〇〇48]如图1中所示，栅极控制信号GCS可包括起始信号VST和栅极时钟信号GCLKS。之后将参照图6A和6B详细描述起始信号VST和栅极时钟信号GCLKS。[〇〇49]时序控制器30将视频数据DATA和数据控制信号DCS提供至数据驱动器20。时序控制器30经由电平转换器40将起始信号VST和栅极时钟信号GCLKS提供至栅极驱动器11。
[0050]电平转换器40改变摆动宽度，以将在第一电平电压VI和第二电平电压V2之间摆动的起始信号VST和栅极时钟信号GCLKS变为在栅极低电压VGL和栅极高电压VGH之间摆动。如果时序控制器30产生在栅极低电压VGL和栅极高电压VGH之间摆动的起始信号VST和栅极时钟信号GCLKS，会发生功耗增加的问题。因此，时序控制器30可产生在比栅极低电压VGL与栅极高电压VGH之间的电压宽度小的第一电平电压VI和第二电平电压V2之间摆动的起始信号 VST和栅极时钟信号GCLKS，由此可降低功耗。
[0051]图4A和4B是图解图1的栅极驱动器的详细框图。为便于描述，图4A中仅显示出第一到第三级ST1、ST2和ST3以及第一虚拟级DST1和第二虚拟级DST2。此外，为便于描述，图4B中仅显示出第P-1级STp-1和第p级STp(p是满足1 <p<2n的正整数)以及第三到第六虚拟级 DST3到DST6。[〇〇52]如图4A和4B中所示，在栅极驱动器11中设置有被提供起始信号VST的起始信号线 VSTL以及被提供第一到第八栅极时钟信号(以下称为时钟信号)GCLK1到GCLK8的栅极时钟信号线CL1到CL8(以下称为时钟线)。起始信号VST和第一到第八栅极时钟信号GCLK1到 GCLK8是从时序控制器30提供的栅极控制信号GCS。[〇〇53]在下面的描述中，“前端级”表示位于参考级前方的级，“后端级”表示位于参考级后方的级。例如，第三级ST3的前端级表示第一级ST1和第二级ST2,第三级ST3的后端级表示第四到第P级ST4到STp。[〇〇54]栅极驱动器11的第q级STq(q是满足1 < q < p的正整数)连接至第2q_l条栅极线 G2q_l和第2q条栅极线G2q。因此，第q级STq向第2q_l条栅极线G2q_l和第2q条栅极线G2q的每一条输出栅极信号。虚拟级DST1到DST6不将输出信号输出至栅极线。就是说，虚拟级DST1 到DST2将输出信号作为进位信号输出至后端级的起始端STE1和STE2，而虚拟级DST3到DST6 将输出信号作为进位信号输出至前端级的复位端RT1和RT2和后端级的起始端STE1和STE2。 [〇〇55] 虚拟级DST1到DST6和级ST1到STp中的每一个级包括第一起始端STE1和第二起始端STE2、第一复位端RT1和第二复位端RT2、第一时钟端CT1和第二时钟端CT2、初始化端IT、 以及第一输出端0T1和第二输出端0T2。[〇〇56] 级ST1到STp和第三到第六虚拟级DST3和DST6中的每一个级的第一起始端STE1可连接至前端级的第一输出端0T1。例如，第q级STq的第一起始端STE1可连接至第(q-2)级 STq-2的第一输出端0T1。第一虚拟级DST1和第二虚拟级DST2中的每一个级的第一起始端 STE1和第二起始端STE2可连接至起始信号线VSTL。[〇〇57] 级ST1到STp和第三到第六虚拟级DST3和DST6中的每一个级的第二起始端STE2可连接至前端级的第二输出端0T2。例如，第q级STq的第二起始端STE2可连接至第(q-2)级 STq-2的第二输出端0T2。第一虚拟级DST1和第二虚拟级DST2中的每一个级的第二起始端 STE2也可连接至起始信号线VSTL。[〇〇58] 级ST1到STp和第一到第四虚拟级DST1和DST4中的每一个级的第一复位端RT1可连接至后端级的第一输出端0T1。例如，第q级STq的第一复位端RT1可连接至第(q+2)级STq+2 的第一输出端0T1。因为在第五虚拟级DST5和第六虚拟级DST6处不存在后端级，所以第五虚拟级DST5和第六虚拟级DST6中的每一个级的第一复位端RT1不连接至后端级的第一输出端 OT1〇
[0059]级ST1到STp和第一到第四虚拟级DST1和DST4中的每一个级的第二复位端RT2可连接至后端级的第二输出端0T2。例如，第q级STq的第二复位端RT2可连接至第(q+2)级STq+2 的第二输出端0T2。因为在第五虚拟级DST5和第六虚拟级DST6处不存在后端级，所以第五虚拟级DST5和第六虚拟级DST6中的每一个级的第二复位端RT2不连接至后端级的第二输出端 0T2〇
[0060]级ST1到STp中的每一个级的第一时钟端CT1和第二时钟端CT2的每一个分别连接至时钟线CL1到CL8中的任意一个。优选地，时钟线CL1到CL8所传送的时钟信号是相位按顺序被延迟的1-相位(i是4或更大的自然数)时钟信号，以在高速驱动期间获得充分的充电时间。在本发明的实施方式中，尽管时钟信号是相位如图6A和6B中所示桉顺序被延迟的、重叠多达预定个周期的8-相位时钟信号，但应当注意时钟信号不限于图6A和6B的示例。每个时钟信号以预定周期在栅极高电压VGH与栅极低电压VGL之间摆动。
[0061]级ST1到STp中的每一个级的第一时钟端CT1和第二时钟端CT2连接至彼此不同的各自时钟线。因此，不同的时钟信号被输入至级ST1到STp中的每一个级的第一时钟端CT1和第二时钟端CT2。例如，如图4A中所示，第一级ST1的第一时钟端CT1连接至第五时钟线CL5， 并且其第二时钟端CT2连接至第六时钟线CL6。在该情形中，第二级ST2的第一时钟端CT1连接至第七时钟线CL7,并且其第二时钟端CT2连接至第八时钟线CL8。[〇〇62]各时钟线所传送的时钟信号按顺序被提供至级ST1到STp的第一时钟端CT1和第二时钟端CT2。例如，如图4A中所示，第一级ST1的第一时钟端CT1连接至第一时钟线CL1，以接收第一时钟信号GCLK1，并且其第二时钟端CT2连接至第二时钟线CL2,以接收第二时钟信号 GCLK2。第二级ST1的第一时钟端CT1连接至第三时钟线CL3,以接收第三时钟信号GCLK3,并且其第二时钟端CT2连接至第四时钟线CL4,以接收第四时钟信号GCLK4。[〇〇63]级ST1到STp中的每一个级的第一输出端0T1连接至奇数栅极线，并且其第二输出端0T2连接至偶数栅极线。例如，第q级STq的第一输出端0T1连接至第2q_l条栅极线G2q_l， 并且其第二输出端连接至第2q条栅极线G2q。从起始信号线VSTL输入至第一虚拟级DST1和第二虚拟级DST2中的每一个级的第一起始端STE1和第二起始端STE2的起始信号VST，将第一虚拟级DST1和第二虚拟级DST2中的每一个级上拉。因此，第一虚拟级DST1和第二虚拟级 DST2中的每一个级将输入至第一时钟端CT1的时钟信号输出至第一输出端0T1，并且将输入至第二时钟端CT2的时钟信号输出至第二输出端0T2。从第一虚拟级DST1和第二虚拟级DST2 中的每一个级的后端级的第一输出端0T1和第二输出端0T2输入至第一虚拟级DST1和第二虚拟级DST2中的每一个级的第一复位端RT1和第二复位端RT2的输出信号，将第一虚拟级 DST1和第二虚拟级DST2中的每一个级下拉。如图4A中所示，第一虚拟级DST1的后端级可以是第一级ST1，第二虚拟级DST2的后端级可以是第二级ST2。如图4A中所示，可不向第一虚拟级DSI1和第二虚拟级DST2的初始化端IT施加信号。[〇〇64]从级ST1到STp中的每一个级的前端级的第一输出端0T1和第二输出端0T2输入至级ST1到STp中的每一个级的第一起始端STE1和第二起始端STE2的输出信号(前端进位信号)，将级ST1到STp中的每一个级上拉。因此，级ST1到STp中的每一个级将输入至第一时钟端CT1的时钟信号输出至第一输出端，并且将输入至第二时钟端CT2的时钟信号输出至第二输出端0T2。如图4A中所示，第一级ST1的前端级可以是第一虚拟级DST1，第二级ST2的前端级可以是第二虚拟级DST2。除第一级ST1和第二级ST2之外的第q级STq的前端级可以是第(q-2)级STq-2。从级ST1到STp中的每一个级的后端级的第一输出端OT1和第二输出端0T2输入至第一复位端RT1和第二复位端RT2的输出信号，将级ST1到STp中的每一个级下拉。如图 4B中所示，第(n-1)级STn-1的后端级可以是第三虚拟级DST3,第n级STn的后端级可以是第四虚拟级DST4。可通过输入至级ST1到STp中的每一个级的初始化端IT的起始信号线VSTL的起始信号VST下拉级ST1到STp中的每一个级，将级ST1到STp中的每一个级初始化。[〇〇65]从第三到第六虚拟级DST3和DST6中的每一个级的前端级的第一输出端0T1和第二输出端0T2输入至第三到第六虚拟级DST3和DST6中的每一个级的第一起始端STE1和第二起始端STE2的输出信号，将第三到第六虚拟级DST3和DST6中的每一个级上拉。因此，第三到第六虚拟级DST3和DST6中的每一个级将输入至第一时钟端CT1的时钟信号输出至第一输出端，并且将输入至第二时钟端CT2的时钟信号输出至第二输出端0T2。如图4B中所示，第三虚拟级DST3的前端级可以是第(n-1)级STn-1。第四虚拟级DST4的前端级可以是第n级STn。第五虚拟级DST5的前端级可以是第三虚拟级DST3。第六虚拟级DST6的前端级可以是第四虚拟级DST4。从第三虚拟级DST3和第四虚拟级DST4的后端级的第一输出端0T1和第二输出端0T2 输入至第三虚拟级DST3和第四虚拟级DST4的第一复位端RT1和第二复位端RT2的输出信号， 将第三虚拟级DST3和第四虚拟级DST4下拉。如图4B中所示，第三虚拟级DST3的后端级可以是第五虚拟级DST5,第四虚拟级DST4的后端级可以是第六虚拟级DST6。如图4B中所示，可不向第五虚拟级DST5和第六虚拟级DST6的第一复位端RT1和第二复位端RT2施加信号。可通过输入至第三到第六虚拟级DST3和DST6中的每一个级的初始化端IT的起始信号线STL的起始信号VST下拉第三到第六虚拟级DST3和DST6中的每一个级，将第三到第六虚拟级DST3和 DST6中的每一个级初始化。
[0066]如上所述，通过起始信号线VSTL的起始信号VST，按顺序将栅极驱动器11的虚拟级 DST1到DST6和级ST1到STp下拉，以将输入至时钟端CT1和CT2的栅极时钟信号按顺序输出， 由此向栅极线输出栅极信号。就是说，起始信号VST用于使栅极驱动器11的第一虚拟级DST1 和第二虚拟级DST2、级ST1到STp以及第三到第六虚拟级DST3和DST6按顺序产生输出。此外， 起始信号VST充当用于将级ST1到STp和第三到第六虚拟级DST3和DST6中的每一个级初始化为下拉状态的初始化信号。
[0067]图5图解了根据本发明实施方式的时序控制器的结构。参照图5,根据本发明第一实施方式的时序控制器30包括第一计数器110、第二计数器120和起始信号发生器130。时序控制器30可接收数据使能信号DE，并根据数据使能信号DE产生和输出起始信号VST。[〇〇68]第一计数器110接收数据使能信号DE。第一计数器110对数据使能信号DE的上升沿或下降沿计数。上升沿表示数据使能信号DE从第一电平电压VI上升至第二电平电压V2的时段。下降沿表示数据使能信号DE从第二电平电压V2下降至第一电平电压VI的时段。第一电平电压VI可以是0V，第二电平电压V2可以是3.3V。
[0069]如果计数值小于预定的第一值，则第一计数器110可输出具有第一电平电压VI的第一计数信号CS1，而如果计数值大于预定的第一值，则第一计数器110可输出具有第二电平电压V2的第一计数信号CS1。第一计数器110可与每一帧周期的开始同时将计数值初始化。
[0070]第二计数器120接收数据使能信号DE，并且对数据使能信号DE的上升沿或下降沿计数。如果计数值小于预定的第二值，则第二计数器120可输出具有第一电平电压VI的第二计数信号CS2,而如果计数值大于预定的第二值，则第二计数器120可输出具有第二电平电压V2的第二计数信号CS2。第二计数器120可与每一帧周期的开始同时将计数值初始化。 [〇〇71]可选择地，代替数据使能信号DE，时序控制器30可接收垂直同步信号Vsync，并根据垂直同步信号Vsync产生和输出起始信号VST。
[0072]在该情形中，第一计数器110对垂直同步信号Vsync的下降沿计数。下降沿表示垂直同步信号Vsync从第二电平电压V2下降至第一电平电压VI的时段。如果计数值小于预定的第一值，则第一计数器110可输出具有第一电平电压VI的第一计数信号CS1，而如果计数值大于预定的第一值，则第一计数器110可输出具有第二电平电压V2的第一计数信号CS1。 第一计数器110可与每一帧周期的开始同时将计数值初始化。[〇〇73]第二计数器120对垂直同步信号Vsync的上升沿计数。上升沿表示垂直同步信号 Vsync从第一电平电压VI上升至第二电平电压V2的时段。如果计数值小于预定的第二值，则第二计数器120可输出具有第一电平电压VI的第二计数信号CS2,而如果计数值大于预定的第二值，则第二计数器120可输出具有第二电平电压V2的第二计数信号CS2。第二计数器120 可与每一帧周期的开始同时将计数值初始化。[〇〇74]起始信号发生器130从第一计数器110接收第一计数信号CS1，并从第二计数器120 接收第二计数信号CS2。此外，起始信号发生器130从电源(未示出)接收第一电平电压VI和第二电平电压V2。
[0075]如果具有第一电平电压VI的第一计数信号CS1被输入至起始信号发生器130,则起始信号发生器130输出具有第一电平电压VI的起始信号VST。如果具有第二电平电压V2的第一计数信号CS1被输入至起始信号发生器130,则起始信号发生器130输出具有第二电平电压V2的起始信号VST。如果具有第一电平电压VI的第二计数信号CS2被输入至起始信号发生器130、同时具有第二电平电压V2的第一计数信号CS1被输入至起始信号发生器130,则起始信号发生器130继续输出具有第二电平电压V2的起始信号VST。如果即使具有第二电平电压 V2的第一计数信号CS1被输入至起始信号发生器130、但具有第二电平电压V2的第二计数信号CS2被输入至起始信号发生器130,则起始信号发生器130输出第一电平电压VI的起始信号VST。同时，在第一电平电压VI与第二电平电压V2之间摆动的起始信号VST可通过图1的电平转换器40变为如图6到图9A和9B中所示在栅极低电压VGL与栅极高电压VGH之间摆动。 [〇〇76]如上所述，在本发明的实施方式中，时序控制器可根据数据使能信号DE或垂直同步信号Vsync产生起始信号VST。就是说，在根据本发明实施方式中，可根据数据使能信号DE 或垂直同步信号Vsync来确定在起始信号VST中从栅极低电压VGL至栅极高电压VGH的上升时段以及从栅极高电压VGH至栅极低电压VGL的下降时段。[〇〇77]图6A和6B是图解根据本发明第一实施方式的数据使能信号、输入至时序控制器的图像数据、从时序控制器输出的图像数据、起始信号、时钟信号和VDD控制信号的波形。
[0078]每一个帧周期包括向栅极线提供栅极信号的有效周期ACT、以及不向栅极线提供栅极信号的垂直消隐周期VBI。图6A和6B中显示出第(N-1)帧周期的有效周期ACT和垂直消隐周期VBI以及第N帧周期的有效周期ACT。在图6A和6B中，为了便于描述，基于mXn描述了显示面板10的分辨率。在该情形中，1个帧周期的有效周期可包括n个水平周期。[〇〇79]参照图6A和6B，数据使能信号DE包括在输入图像数据的周期产生的真实数据使能信号R1到Rn以及在不输入图像数据的周期产生的虚拟数据使能信号D1到Dx(x是2或更大的正整数)。数据使能信号的1个脉冲周期可大致与一个水平周期相同。
[0080]图像数据DI1到Din通过与真实数据使能信号R1到Rn同步而输入至时序控制器30。 图像数据D01到DOn通过比输入至时序控制器30的图像数据DI1到Din延迟多达预定个水平周期而从时序控制器30输出。在图6A和6B中，从时序控制器30输出的图像数据D01到DOn比输入至时序控制器30的图像数据DI1到Din延迟多达九个水平周期9H。[〇〇811如参照图5所述，根据数据使能信号DE来确定在起始信号VST中从栅极低电压VGL 至栅极高电压VGH的上升时段以及从栅极高电压VGH至栅极低电压VGL的下降时段。下文中， 将详细描述如图6A和6B中所示在第N帧周期的第一真实数据使能信号R1的上升沿处，起始信号VST从栅极低电压VGL上升至栅极高电压VGH，并且在第N帧周期的第四真实数据使能信号R4的上升沿处，起始信号VST从栅极高电压VGH下降至栅极低电压VGL。在该情形中，图6A 和6B中所示的起始信号VST是当图5的第一计数器110的第一值为“1”且第二计数器120的第二值为“4”时从图5的起始信号发生器130输出的信号。在图6A和6B中，起始信号VST的脉冲宽度对应于3个水平周期3H。
[0082]如果图5中的第一计数器110的第一值为“1”，则第一计数器110可在与第N帧周期的第一数据使能信号DE对应的第一真实数据使能信号R1的上升沿处输出具有第二电平电压V2的第一计数信号CS1。如果具有第二电平电压V2的第一计数信号CS1被输入至起始信号发生器130,则起始信号发生器130输出具有第二电平电压V2的起始信号VST。具有第二电平电压V2的起始信号VST可通过图1的电平转换器40变为具有栅极高电压VGH的起始信号VST， 然后输出至栅极驱动器11。[〇〇83]如果图5中的第二计数器120的第二值为“4”，则第二计数器120可在与第N帧周期的第四数据使能信号DE对应的第四真实数据使能信号R4的上升沿处输出具有第二电平电压V2的第二计数信号CS2。如果具有第二电平电压V2的第二计数信号CS2被输入至起始信号发生器130,则起始信号发生器130输出具有第一电平电压VI的起始信号VST。具有第一电平电压VI的起始信号VST可通过图1的电平转换器40变为具有栅极低电压VGL的起始信号VST， 然后输出至栅极驱动器11。
[0084]栅极时钟信号GCLK1到GCLK8可以是相位按顺序被延迟的8-相位时钟信号。如图6A 和6B中所示，栅极时钟信号GCLK1到GCLK8的每一个在四个水平周期4H期间作为栅极高电压 VGH产生，并且在四个水平周期4H期间作为栅极低电压VGL产生。在该情形中，如图6A和6B中所示，相邻栅极时钟信号的重叠的脉冲宽度可对应于三个水平周期3H。如图4A和4B中所示， 因为级ST1到STp输出了按顺序输入且被前端进位信号上拉后的栅极时钟信号，所以如果相邻栅极时钟信号的脉冲宽度重叠，则由级ST1到STp输出至相邻栅极线的栅极信号也重叠。
[0085]栅极时钟信号GCLK1到GCLK8包括在每一帧周期的有效周期ACT的初化周期处提供至图4A的第一虚拟级DST1和第二虚拟级DST2的虚拟时钟信号DCLK1到DCLK4。此外，栅极时钟信号GCLK1到GCLK8包括在垂直消隐周期VBI以及每一帧周期的有效周期ACT的末尾时段处提供至图4B的第三到第六虚拟级DST3到DST6的虚拟时钟信号DCLK5到DCLK12。[〇〇86]同时，第一栅极信号GS1应当由数据驱动器20根据作为第一数据电压而提供的第一图像数据T01的时序来提供。就是说，如图6A和6B中所示，为了将第一栅极信号GS1与第一数据电压的时序相匹配，栅极时钟信号GCLK1到GCLK8设定为在起始信号VST从栅极高电压 VGH下降至栅极低电压VGL之后的几个水平周期内产生。
[0087] VDD控制信号VDD_E0是用于控制在奇数帧周期提供奇数VDD电压、以及在偶数帧周期提供偶数VDD电压的信号。图4A和4B中的级ST1到STp和虚拟级DST1到DST6中的每一个级接收奇数VDD电压和偶数VDD电压中的任意一个。为了防止图4A和4B中的级ST 1到STp和虚拟级DST1到DST6中包括的晶体管被VDD电压劣化，在奇数帧周期提供奇数VDD电压，而在偶数帧周期提供偶数VDD电压。VDD控制信号VDD_E0在每一帧周期的垂直消隐周期VBI作为栅极低电压VGL而产生。VDD控制信号VDD_E0是在完成了栅极时钟信号GCLK1到GCLK8的提供之后，作为栅极低电压VGL而产生。如果完成了栅极时钟信号GCLK1到GCLK8的提供，则栅极时钟信号GCLK1到GCLK8作为栅极低电压VGL而产生。[〇〇88]同时，将详细描述在图6A和6B中从时序控制器30输出的图像数据D01到DOn比输入至时序控制器30的图像数据DI1到Din延迟多达九个水平周期9H的原因。
[0089]在每一帧周期的有效周期ACT的初始时段处，时序控制器30提供起始信号VST，其中起始信号VST作为栅极高电压VGH而产生。因此，从时序控制器30输出的图像数据D01到 DOn应当比输入至时序控制器30的图像数据DI1到Din延迟多达与起始信号VST的脉冲宽度对应的三个水平周期3H。此外，相邻栅极信号的脉冲宽度重叠，以防止UHD的显示设备中的数据电压充电时间减小。由于该原因，从时序控制器30输出的图像数据D01到DOn应当比输入至时序控制器30的图像数据DI1到Din延迟多达与相邻栅极时钟信号GCLK1到GCLK8的重叠的脉冲宽度对应的三个水平周期3H。从时序控制器30输出的图像数据DO 1到DOn应当比输入至时序控制器30的图像数据DI1到Din延迟多达用于驱动图4A中所示的第一虚拟级DST1 和第二虚拟级DST2的四个水平周期4H。就是说，从时序控制器30输出的图像数据D01到DOn 应当比输入至时序控制器30的图像数据DI1到Din延迟多达十个水平周期10H。可通过将与起始信号VST的脉冲宽度对应的三个水平周期3H、与相邻栅极时钟信号GCLK1到GCLK8的重叠的脉冲宽度对应的三个水平周期3H、以及用于驱动第一虚拟级DST1和第二虚拟级DST2的四个水平周期4H相加而获得十个水平周期10H。
[0090]然而，数据驱动器20包括用于延迟1个水平周期1H的行缓冲器。因此，因为在数据驱动器20中延迟了 1个水平周期1H，所以从时序控制器30输出的图像数据D01到DOn比输入至时序控制器30的图像数据DI1到Din延迟多达9个水平周期9H。就是说，在本发明的第一实施方式中，从时序控制器30输出的图像数据D01到DOn应当比输入至时序控制器30的图像数据DI1到Din延迟多达九个水平周期9H。因此，可通过与提供至图1的第一栅极线G1的栅极信号同步来输出数据电压。
[0091]在一个水平周期1H内将数据电压提供至1个水平行的像素。就是说，一个水平行的像素是指连接至第一栅极线的像素。行存储器是指通过延迟图像数据而使时序控制器30能够输出所述图像数据所需的存储器，所述图像数据是将被提供至一个水平行的像素的图像数据。因此，时序控制器30需要九个行存储器，以通过将图像数据延迟多达九个水平周期9H 来输出图像数据。然而，如果行存储器的数量增加，则由于部件的成本增加，导致显示设备的成本增加，由此需要减少行存储器的数量。下文中，将参照图7A和7B到图9A和9B描述用于减少行存储器的数量的方法。
[0092]图7A和7B是图解根据本发明第二实施方式的数据使能信号、输入至时序控制器的图像数据、从时序控制器输出的图像数据、起始信号、时钟信号和VDD控制信号的波形。 [〇〇93]图7A和7B中显示出第(N-1)帧周期的有效周期ACT和垂直消隐周期VBI以及第N帧周期的有效周期ACT。在图7A和7B中，为了便于描述，基于mXn描述了显示面板10的分辨率。 在该情形中，一个帧周期的有效周期可包括n个水平周期。[〇〇94]图7A和7B中所示的数据使能信号DE、栅极时钟信号GCLK1到GCLK8以及VDD控制信号VDD_E0大致与图6A和6B中所示的相同。因此，将省略图7A和7B中所示的数据使能信号DE、 栅极时钟信号GCLK1到GCLK8以及VDD控制信号VDD_E0的详细描述。[〇〇95]图像数据DI1到Din通过与真实数据使能信号R1到Rn同步而输入至时序控制器30。 图像数据D01到DOn通过比输入至时序控制器30的图像数据DI1到Din延迟多达预定个水平周期而从时序控制器30输出。在图7A和7B中，从时序控制器30输出的图像数据D01到DOn比输入至时序控制器30的图像数据DI1到Din延迟多达六个水平周期6H。[〇〇96]如参照图5所述，根据数据使能信号DE来确定在起始信号VST中从栅极低电压VGL 至栅极高电压VGH的上升时段以及从栅极高电压VGH至栅极低电压VGL的下降时段。下文中， 将详细描述如图7A和7B中所示在第(N-1)帧周期的第y虚拟数据使能信号Dy(y是满足2<y <x-3的正整数)的上升沿处，起始信号VST从栅极低电压VGL上升至栅极高电压VGH。此外， 将详细描述如图7A和7B中所示在第(N-1)周期的第(y+3)虚拟数据使能信号Dy+3的上升沿处，起始信号VST从栅极高电压VGH下降至栅极低电压VGL。在该情形中，图7A和7B中所示的起始信号VST是当图5的第一计数器110的第一值为“n+y”且第二计数器120的第二值为“n+y +3”时从图5的起始信号发生器130输出的信号。在图7A和7B中，起始信号VST的脉冲宽度为3 个水平周期3H。[〇〇97]如果图5中的第一计数器110的第一值为“n+y”，则第一计数器110可在与第(N-1) 帧周期的第(n+y)数据使能信号DE对应的第y虚拟数据使能信号Dy的上升沿处输出具有第二电平电压V2的第一计数信号CS1。如果具有第二电平电压V2的第一计数信号CS1被输入至起始信号发生器130,则起始信号发生器130输出具有第二电平电压V2的起始信号VST。具有第二电平电压V2的起始信号VST可通过图1的电平转换器40变为具有栅极高电压VGH的起始信号VST，然后输出至栅极驱动器11。[〇〇98]如果图5中的第二计数器120的第二值为“n+y+3”，则第二计数器120可在与第(N-1)帧周期的第(n+y+3)数据使能信号DE对应的第(y+3)虚拟数据使能信号Dy+3的上升沿处输出具有第二电平电压V2的第二计数信号CS2。如果具有第二电平电压V2的第二计数信号 CS2被输入至起始信号发生器130,则起始信号发生器130输出具有第一电平电压VI的起始信号VST。具有第一电平电压VI的起始信号VST可通过图1的电平转换器40变为具有栅极低电压VGL的起始信号VST，然后输出至栅极驱动器11。[〇〇99]同时，将详细描述在图7A和7B中从时序控制器30输出的图像数据D01到DOn比输入至时序控制器30的图像数据DI1到Din延迟多达六个水平周期6H的原因。
[0100]从时序控制器30输出的图像数据D01到DOn应当比输入至时序控制器30的图像数据DI1到Din延迟多达与相邻栅极时钟信号GCLK1到GCLK8的重叠的脉冲宽度对应的三个水平周期3H以及用于驱动图4A中所示的第一虚拟级DST1和第二虚拟级DST2的四个水平周期 4H。图7A和7B中图像数据D01到DOn的延迟输出大致与图6A和6B中的相同。此外，在图7A和7B 中，以与图6A和6B中所述相同的方式，数据驱动器20包括用于延迟1个水平周期1H的行缓冲器。[〇1〇1 ]然而，在如图6A和6B所不的本发明的第一实施方式中，起始信号VST是在每一帧周期的有效周期ACT的初始时段处作为栅极高电压VGH而产生的。相比之下，在如图7A和7B所示的本发明的第二实施方式中，在每一帧周期的垂直消隐周期VBI内，时序控制器30提供起始信号VST，其中起始信号VST是作为栅极高电压VGH而产生的。因此，如果如图7A和7B所示起始信号VST在垂直消隐周期VBI内作为栅极高电压VGH而产生，则从时序控制器30输出的图像数据DOl到DOn不必比输入至时序控制器30的图像数据DIl到DIn延迟。结果，在本发明的第二实施方式中，从时序控制器30输出的图像数据DOl到DOn不必延迟多达与起始信号VST的脉冲宽度对应的三个水平周期3H。因此，与输入至时序控制器30的图像数据D11到DI η相比，从时序控制器30输出的图像数据DOl到DOn的延迟输出周期可减少多达三个水平周期3Η，就是说，从九个水平周期9Η减少至六个水平周期6Η。就是说，从时序控制器30输出的图像数据DOl到DOn比输入至时序控制器30的图像数据DIl到DIn延迟多达六个水平周期6Η。
[0102]如上所述，在图6Α和6Β所示的本发明的第一实施方式中，时序控制器30需要九个行存储器，以通过将图像数据延迟多达九个水平周期9Η来输出图像数据。相比之下，在图7Α和7Β所示的本发明的第二实施方式中，时序控制器30通过将图像数据延迟多达六个水平周期6Η来输出图像数据，由此需要六个行存储器。就是说，在本发明的第二实施方式中，起始信号VST可在垂直消隐周期VBI内作为栅极高电压VGH而产生，由此与图6Α和6Β相比减少了3个行存储器。由于该原因，与本发明的第一实施方式相比，在本发明的第二实施方式中可减少行存储器的数量，由此可降低显示设备的制造成本。
[0103]图8Α和SB是图解根据本发明第三实施方式的数据使能信号、输入至时序控制器的图像数据、从时序控制器输出的图像数据、起始信号、时钟信号和VDD控制信号的波形。
[0104]图8Α和8Β中显示出第(N-1)帧周期的有效周期ACT和垂直消隐周期VBI以及第N帧周期的有效周期ACT。在图8Α和SB中，为了便于描述，基于mXn描述了显示面板10的分辨率。在该情形中，I个帧周期的有效周期可包括η个水平周期。
[0105]图8Α和8Β中所示的数据使能信号DE、栅极时钟信号GCLKl到GCLK8以及VDD控制信号VDD_E0大致与图6A和6B中所示的相同。因此，将省略图8A和8B中所示的数据使能信号DE、栅极时钟信号GCLKl到GCLK8以及VDD控制信号VDD_E0的详细描述。
[0106]垂直同步信号Vsync是表不一个帧周期的信号，其周期可大致与一个帧周期相同。具有第一电平电压Vl的垂直同步信号Vsync的周期是垂直消隐周期VBI。具有第二电平电压V2的垂直同步信号Vsync的周期是有效周期ACT。
[0107]图像数据DIl到DIn通过与真实数据使能信号Rl到Rn同步而输入至时序控制器30。图像数据DOl到DOn通过比输入至时序控制器30的图像数据DIl到DIn延迟多达预定个水平周期而从时序控制器30输出。在图8A和SB中，从时序控制器30输出的图像数据DOl到DOn比输入至时序控制器30的图像数据DIl到DIn延迟多达六个水平周期6H。
[0108]如参照图5所述，根据垂直同步信号Vsync来确定在起始信号VST中从栅极低电压VGL至栅极高电压VGH的上升时段以及从栅极高电压VGH至栅极低电压VGL的下降时段。下文中，将详细描述如图8A和SB中所示在第(N-1)帧周期的垂直同步信号Vsync的下降沿处，起始信号VST从栅极低电压VGL上升至栅极高电压VGH。此外，将详细描述如图8A和8B中所示在第N周期的垂直同步信号Vsync的上升沿处，起始信号VST从栅极高电压VGH下降至栅极低电压VGL。就是说，在图8A和8B中，起始信号VST是通过与垂直消隐周期VBI同步而产生。在该情形中，图8A和SB中所示的起始信号VST是当图5的第一计数器110的第一值为“I”且第二计数器120的第二值为“I”时从图5的起始信号发生器130输出的信号。在图8A和SB中，起始信号VST的脉冲宽度是根据垂直消隐周期VBI的长度而确定的。
[0109]如果图5中的第一计数器110的第一值为“I”，则第一计数器110可在第(N-1)帧周期的垂直同步信号Vsync的下降沿处输出具有第二电平电压V2的第一计数信号CS1。如果具有第二电平电压V2的第一计数信号CSl被输入至起始信号发生器130，则起始信号发生器130输出具有第二电平电压V2的起始信号VST。具有第二电平电压V2的起始信号VST可通过图1的电平转换器40变为具有栅极高电压VGH的起始信号VST，然后输出至栅极驱动器11。
[0110]如果图5中的第二计数器120的第二值为“I”，则第二计数器120可在第N帧周期的垂直同步信号Vsync的上升沿处输出具有第二电平电压V2的第二计数信号CS2。如果具有第二电平电压V2的第二计数信号CS2被输入至起始信号发生器130，则起始信号发生器130输出具有第一电平电压Vl的起始信号VST。具有第一电平电压Vl的起始信号VST可通过图1的电平转换器40变为具有栅极低电压VGL的起始信号VST，然后输出至栅极驱动器11。
[0111]同时，将详细描述在图8A和8B中从时序控制器30输出的图像数据DOl到DOn比输入至时序控制器30的图像数据DIl到DIn延迟多达六个水平周期6H的原因。
[0112]从时序控制器30输出的图像数据DOl到DOn应当比输入至时序控制器30的图像数据DIl到DIn延迟多达与相邻栅极时钟信号GCLKl到GCLK8的重叠的脉冲宽度对应的三个水平周期3H以及用于驱动图4A中所示的第一虚拟级DSTl和第二虚拟级DST2的四个水平周期4H。图8A和8B中图像数据DOl到DOn的延迟输出大致与图6A和6B中的相同。此外，在图8A和8B中，以与图6A和6B中所述相同的方式，数据驱动器20包括用于延迟I个水平周期IH的行缓冲器。
[0113]然而，在如图6A和6B所不的本发明的第一实施方式中，起始信号VST是在每一帧周期的有效周期ACT的初始时段处作为栅极高电压VGH而产生的。相比之下，在如图8A和8B所示的本发明的第三实施方式中，时序控制器30通过与每一帧周期的垂直消隐周期VBI同步来提供起始信号VST，其中所述起始信号VST是作为栅极高电压VGH产生的。因此，如果如图8A和8B所示起始信号VST通过与垂直消隐周期VBI同步而作为栅极高电压VGH产生，则从时序控制器30输出的图像数据DOl到DOn不必比输入至时序控制器30的图像数据DIl到DIn延迟。结果，在本发明的第三实施方式中，从时序控制器30输出的图像数据DOl到DOn不必延迟多达与起始信号VST的脉冲宽度对应的三个水平周期3H。因此，与输入至时序控制器30的图像数据DIl到DIn相比，从时序控制器30输出的图像数据DOl到DOn的延迟输出周期可减少多达三个水平周期3H，就是说，从九个水平周期9H减少至六个水平周期6H。就是说，从时序控制器30输出的图像数据DOl到DOn比输入至时序控制器30的图像数据DIl到DIn延迟多达六个水平周期6H。
[0114]如上所述，在图6A和6B所示的本发明的第一实施方式中，时序控制器30需要九个行存储器，以通过将图像数据延迟多达九个水平周期9H来输出图像数据。相比之下，在图8A和SB所示的本发明的第三实施方式中，时序控制器30通过将图像数据延迟多达六个水平周期6H来输出图像数据，由此需要六个行存储器。就是说，在本发明的第三实施方式中，起始信号VST可在垂直消隐周期VBI内作为栅极高电压VGH而产生，由此与图6A和6B相比减少了3个行存储器。由于该原因，与本发明的第一实施方式相比，在本发明的第三实施方式中可减少行存储器的数量，由此可降低显示设备的制造成本。
[0115]图9A和9B是图解根据本发明第四实施方式的数据使能信号、输入至时序控制器的图像数据、从时序控制器输出的图像数据、起始信号、时钟信号和VDD控制信号的波形。
[0116]图9A和9B中显示出第(N-1)帧周期的有效周期ACT和垂直消隐周期VBI以及第N帧周期的有效周期ACT。在图9A和9B中，为了便于描述，基于mXn描述了显示面板10的分辨率。在该情形中，I个帧周期的有效周期可包括η个水平周期。
[0117]图9Α和9Β中所示的数据使能信号DE、栅极时钟信号GCLKl到GCLK8以及VDD控制信号VDD_E0大致与图6A和6B中所示的相同。因此，将省略图9A和9B中所示的数据使能信号DE、栅极时钟信号GCLKl到GCLK8以及VDD控制信号VDD_E0的详细描述。
[0118]图像数据DIl到DIn通过与真实数据使能信号Rl到Rn同步而输入至时序控制器30。图像数据DOl到DOn通过比输入至时序控制器30的图像数据DIl到DIn延迟多达预定个水平周期而从时序控制器30输出。在图9A和9B中，从时序控制器30输出的图像数据DOl到DOn比输入至时序控制器30的图像数据DIl到DIn延迟多达六个水平周期6H。
[0119]如参照图5所述，根据数据使能信号DE来确定在起始信号VST中从栅极低电压VGL至栅极高电压VGH的上升时段以及从栅极高电压VGH至栅极低电压VGL的下降时段。下文中，将详细描述如图9A和9B中所示在第(N-1)帧周期的第(x-u)虚拟数据使能信号Dx-u(u是小于X的正整数)的上升沿处，起始信号VST从栅极低电压VGL上升至栅极高电压VGH。此外，将详细描述如图9A和9B中所示在第N周期的第一真实数据使能信号Rl的上升沿处，起始信号VST从栅极高电压VGH下降至栅极低电压VGL。下文中，为了便于描述，将基于u为3来描述本发明的第四实施方式。图9A和9B中所示的起始信号VST是当图5的第一计数器110的第一值为“n+x-3”且第二计数器120的第二值为“I”时从图5的起始信号发生器130输出的信号。在图9A和9B中，起始信号VST的脉冲宽度为3个水平周期3H。
[0120]如果图5中的第一计数器110的第一值为“n+x-3”，则第一计数器110可在与第(N-1)帧周期的第(n+x-3)数据使能信号DE对应的第x-3虚拟数据使能信号Dx-3的上升沿处输出具有第二电平电压V2的第一计数信号CS1。如果具有第二电平电压V2的第一计数信号CSl被输入至起始信号发生器130，则起始信号发生器130输出具有第二电平电压V2的起始信号VST。具有第二电平电压V2的起始信号VST可通过图1的电平转换器40变为具有栅极高电压VGH的起始信号VST，然后输出至栅极驱动器11。
[0121]如果图5中的第二计数器120的第二值为“I”，则第二计数器120可在与第N帧周期的第一数据使能信号DE对应的第一真实数据使能信号Rl的上升沿处输出具有第二电平电压V2的第二计数信号CS2。如果具有第二电平电压V2的第二计数信号CS2被输入至起始信号发生器130，则起始信号发生器130输出具有第一电平电压Vl的起始信号VST。具有第一电平电压Vl的起始信号VST可通过图1的电平转换器40变为具有栅极低电压VGL的起始信号VST，然后输出至栅极驱动器11。
[0122]同时，将详细描述在图9A和9B中从时序控制器30输出的图像数据DOl到DOn比输入至时序控制器30的图像数据DIl到DIn延迟多达6个水平周期6H的原因。
[0123]从时序控制器30输出的图像数据DOl到DOn应当比输入至时序控制器30的图像数据DIl到DIn延迟多达与相邻栅极时钟信号GCLKl到GCLK8的重叠的脉冲宽度对应的三个水平周期3H以及用于驱动图4A中所示的第一虚拟级DSTl和第二虚拟级DST2的四个水平周期4H。图9A和9B中图像数据DOl到DOn的延迟输出大致与图6A和6B中的相同。此外，在图9A和9B中，以与图6A和6B中所述相同的方式，数据驱动器20包括用于延迟一个水平周期IH的行缓冲器。
[0124]然而，在如图6A和6B所不的本发明的第一实施方式中，起始信号VST是在每一帧周期的有效周期ACT的初始时段处作为栅极高电压VGH而产生的。相比之下，在如图9A和98所示的本发明的第四实施方式中，起始信号VST是在每一帧周期的垂直消隐周期VBI内作为栅极高电压VGH而产生的。因此，如果如图9A和9B所示起始信号VST通过同步在垂直消隐周期VBI内作为栅极高电压VGH而产生，则从时序控制器30输出的图像数据DOl到Don不必比输入至时序控制器30的图像数据DIl到DIn延迟。结果，在本发明的第四实施方式中，从时序控制器30输出的图像数据DOl到DOn不必延迟多达与起始信号VST的脉冲宽度对应的三个水平周期3H。因此，与输入至时序控制器30的图像数据DIl到DIn相比，从时序控制器30输出的图像数据DOl到DOn的延迟输出周期可减少多达三个水平周期3H，就是说，从九个水平周期9H减少至六个水平周期6H。就是说，从时序控制器30输出的图像数据DOl到DOn比输入至时序控制器30的图像数据DIl到DIn延迟多达六个水平周期6H。
[0125]如上所述，在图6A和6B所示的本发明的第一实施方式中，时序控制器30需要九个行存储器，以通过将图像数据延迟多达九个水平周期9H来输出图像数据。相比之下，在图9A和9B所示的本发明的第四实施方式中，时序控制器30通过将图像数据延迟多达六个水平周期6H来输出图像数据，由此需要六个行存储器。就是说，在本发明的第四实施方式中，起始信号VST可在垂直消隐周期VBI内作为栅极高电压VGH而产生，由此与图6A和6B相比减少了3个行存储器。由于该原因，与本发明的第一实施方式相比，在本发明的第四实施方式中可减少行存储器的数量，由此可降低显示设备的制造成本。
[0126]图1OA和1B图解了根据本发明第一实施方式在第一频率和第二频率的情形中，垂直同步信号、有效周期、垂直消隐周期和起始信号的示例。图1OA图解了当第一频率为60Hz时的垂直同步信号、有效周期、垂直消隐周期和起始信号，图1OB图解了当第二频率为40Hz时的垂直同步信号、有效周期、垂直消隐周期和起始信号。
[0127]通过在保持有效周期ACT与第一频率的有效周期ACT相同的同时增加垂直消隐周期VBI的长度，第二频率低于第一频率。通过在保持有效周期ACT的同时增加垂直消隐周期VBI的长度来降低频率的技术已知的是自适应同步技术(adaptive sync technology)。自适应同步技术是为了当存在要被图形卡或主机系统处理的更多数据时，获得数据处理时间。为了便于描述，图1OA和1B中仅显示出第(N-1)帧周期和第N帧周期每一个的有效周期ACT、垂直消隐周期VBI和起始信号VST。
[0128]参照图1OA和10B，在本发明的第一实施方式中，起始信号VST是在每一帧周期的有效周期ACT的初始时段处作为栅极高电压VGH而产生。此外，在本发明的第一实施方式中，因为根据数据使能信号DE来提供起始信号VST，所以不管频率根据自适应同步如何变化，起始信号VST的脉冲宽度不变。因此，对于显示面板10被第一频率驱动的情形以及显示面板10被第二频率驱动的情形来说，可大致相等地设定起始信号VST的脉冲宽度。
[0129]本发明的第一实施方式不受垂直消隐周期VBI的长度根据第一频率和第二频率而变化的影响。更详细地说，起始信号VST充当用于将级STl到STp以及第三到第六虚拟级DST3到DST6初始化为下拉状态的初始化信号以及用于开启栅极驱动器11的输出的信号。因此，优选的是在提供了用于在第(N-1)帧周期控制栅极驱动器11的输出的栅极时钟信号GCLKl至IJGCLK8和VDD控制信号VDD_EO之后，提供用于在第N帧周期控制栅极驱动器11的输出的起始信号VST。如果不是这样，则在用于在第(N-1)帧周期的垂直消隐周期VBI产生输出的第三到第六虚拟级DST3到DST6中的至少一个级被上拉以产生输出之前，起始信号VST被提供作为初始化信号且之后通过被下拉而初始化。在该情形中，从第三到第六虚拟级DST3到DST6接收输出信号来作为后端进位信号的级，例如图4B的第p-1到第P级STp-1到STp，将异常地向栅极线输出栅极信号，由此可能发生显示设备的画面质量劣化的问题。
[0130]根据本发明的第一实施方式，用于在第(N-1)帧周期控制栅极驱动器11的输出的栅极时钟信号GCLKl到GCLK8和VDD控制信号VDD_E0是在第(N-1)帧周期的垂直消隐周期VBI被完全提供。然后，在第N帧周期的有效周期ACT的初始时段处提供用于在第N帧周期控制栅极驱动器11的输出的起始信号VST。因此，在本发明的第一实施方式中，不会发生由于图4B的第P-1到第P级STp-1到STp异常地向栅极线输出栅极信号而使得显示设备的画面质量劣化的问题。
[0131]此外，第一栅极信号GSl应当由数据驱动器20根据作为第一数据电压而提供的第一图像数据TOl的时序来提供。就是说，如图6A和6B中所示，为了将第一栅极信号GSl与第一数据电压的时序相匹配，栅极时钟信号GCLKl到GCLK8设定为在起始信号VST从栅极高电压VGH下降至栅极低电压VGL之后的几个水平周期内产生。因此，如果随着垂直消隐周期VBI的长度通过自适应同步而变化，起始信号VST与有效周期ACT之间的间隔变化，则可能发生第一栅极信号GSl不与第一数据电压的时序同步的问题。在该情形中，显示设备的画面质量劣化。
[0132]在本发明的第一实施方式中，即使垂直消隐周期VBI如图1OB中所示通过自适应同步而增加，起始信号VST与有效周期ACT之间的间隔也没有变化。因此，不会发生第一栅极信号GSl不与第一数据电压的时序同步的问题。
[0133]如上所述，在本发明的第一实施方式中，是在提供了用于在第(N-1)帧周期控制栅极驱动器11的输出的栅极时钟信号GCLKl到GCLK8和VDD控制信号VDD_E0之后，提供用于在第N帧周期控制栅极驱动器11的输出的起始信号VST。因此，在本发明的第一实施方式中，SP使频率通过自适应同步而变化，也不会发生显示设备的画面质量劣化的问题。此外，在本发明的第一实施方式中，因为即使频率通过自适应同步而变化，起始信号VST与有效周期ACT之间的间隔也没有变化，所以不会发生第一栅极信号GSl不与第一数据电压的时序同步的问题。
[0134]图1IA和IIB图解了根据本发明第二实施方式在第一频率和第二频率的情形中，垂直同步信号、有效周期、垂直消隐周期和起始信号的示例。图1lA图解了当第一频率为60Hz时的垂直同步信号、有效周期、垂直消隐周期和起始信号，图1lB图解了当第二频率为40Hz时的垂直同步信号、有效周期、垂直消隐周期和起始信号。
[0135]通过在保持有效周期ACT与第一频率的有效周期ACT相同的同时增加垂直消隐周期VBI的长度，第二频率低于第一频率。通过在保持有效周期ACT的同时增加垂直消隐周期VBI的长度来降低频率的技术已知的是自适应同步技术。为了便于描述，图1lA和IlB中仅显示出第(N-1)帧周期和第N帧周期每一个的有效周期ACT、垂直消隐周期VBI和起始信号VST。
[0136]参照图1lA和11B，在本发明的第二实施方式中，起始信号VST是在每一帧周期的垂直消隐周期VBI内作为栅极高电压VGH而产生。此外，在本发明的第二实施方式中，因为根据数据使能信号DE来提供起始信号VST，所以不管频率根据自适应同步如何变化，起始信号VST的脉冲宽度不变。因此，对于显示面板10被第一频率驱动的情形以及显示面板10被第二频率驱动的情形来说，可大致相等地设定起始信号VST的脉冲宽度。
[0137]本发明的第二实施方式不受垂直消隐周期VBI的长度根据第一频率和第二频率而变化的影响。更详细地说，起始信号VST充当用于将级STl到STp以及第三到第六虚拟级DST3到DST6初始化为下拉状态的初始化信号以及用于开启栅极驱动器11的输出的信号。因此，优选的是在提供了用于在第(N-1)帧周期控制栅极驱动器11的输出的栅极时钟信号GCLKl至IJGCLK8和VDD控制信号VDD_E0之后，提供用于在第N帧周期控制栅极驱动器11的输出的起始信号VST。如果不是这样，则在用于在第(N-1)帧周期的垂直消隐周期VBI产生输出的第三到第六虚拟级DST3到DST6中的至少一个被上拉以产生输出之前，起始信号VST被提供作为初始化信号且之后通过被下拉而初始化。在该情形中，从第三到第六虚拟级DST3到DST6接收输出信号来作为后端进位信号的级，例如图4B的第p-1到第P级STp-1到STp，异常地向栅极线输出栅极信号，由此可能发生显示设备的画面质量劣化的问题。
[0138]根据本发明的第二实施方式，用于在第(N-1)帧周期控制栅极驱动器11的输出的栅极时钟信号GCLKl到GCLK8和VDD控制信号VDD_E0是在第(N-1)帧周期的垂直消隐周期VBI被完全提供。然后，在第(N-1)帧周期的垂直消隐周期VBI内提供用于在第N帧周期控制栅极驱动器11的输出的起始信号VST。因此，在本发明的第二实施方式中，不会发生由于图4B的第P-1到第P级STp-1到STp异常地向栅极线输出栅极信号而使得显示设备的画面质量劣化的问题。
[0139]此外，第一栅极信号GSl应当由数据驱动器20根据作为第一数据电压而提供的第一图像数据TOl的时序来提供。就是说，如图6A和6B中所示，为了将第一栅极信号GSl与第一数据电压的时序相匹配，栅极时钟信号GCLKl到GCLK8设定为在起始信号VST从栅极高电压VGH下降至栅极低电压VGL之后的几个水平周期内产生。因此，如果随着垂直消隐周期VBI的长度通过自适应同步而变化，起始信号VST与有效周期ACT之间的间隔变化，则可能发生第一栅极信号GSl不与第一数据电压的时序同步的问题。在该情形中，显示设备的画面质量劣化。
[0140]在本发明的第二实施方式中，如果垂直消隐周期VBI如图1lB中所示通过自适应同步而增加，则起始信号VST与有效周期ACT之间的间隔增加。因此，可能发生第一栅极信号GSl不与第一数据电压的时序同步的问题。因此，显示设备的画面质量可能劣化。
[0141]如上所述，在本发明的第二实施方式中，提供用于在第(N-1)帧周期控制栅极驱动器11的输出的栅极时钟信号GCLKl到GCLK8和VDD控制信号VDD_E0。然后，提供用于在第N帧周期控制栅极驱动器11的输出的起始信号VST。因此，在本发明的第二实施方式中，即使频率通过自适应同步而变化，也不会发生显示设备的画面质量劣化的问题。然而，在本发明的第二实施方式中，因为如果频率通过自适应同步而变化，起始信号VST与有效周期ACT之间的间隔增加，所以可能发生第一栅极信号GSl不与第一数据电压的时序同步的问题。因此，优选的是本发明的第二实施方式不应用于包括自适应同步技术的显示设备。
[0142]图12A和12B图解了根据本发明第三实施方式在第一频率和第二频率的情形中，垂直同步信号、有效周期、垂直消隐周期和起始信号的示例。图12A图解了当第一频率为60Hz时的垂直同步信号、有效周期、垂直消隐周期和起始信号，图12B图解了当第二频率为40Hz时的垂直同步信号、有效周期、垂直消隐周期和起始信号。
[0143]通过在保持有效周期ACT与第一频率的有效周期ACT相同的同时增加垂直消隐周期VBI的长度，第二频率低于第一频率。通过在保持有效周期ACT的同时增加垂直消隐周期VBI的长度来降低频率的技术已知的是自适应同步技术。为了便于描述，图12A和12B中仅显示出第(N-1)帧周期和第N帧周期每一个的有效周期ACT、垂直消隐周期VBI和起始信号VST。
[0144]参照图12A和12B，在本发明的第三实施方式中，起始信号VST是通过与每一帧周期的垂直消隐周期VBI同步而作为栅极高电压VGH产生。由于该原因，在本发明的第三实施方式中，起始信号VST的脉冲宽度根据显示面板10被第一频率驱动的情形以及显示面板10被第二频率驱动的情形而变化。
[0145]此外，在本发明的第三实施方式中，如果频率根据自适应同步而变化，则起始信号VST的脉冲宽度变化。更详细地说，在本发明的第三实施方式中，在第(N-1)帧周期的垂直消隐周期VBI的垂直同步信号Vsync的下降沿处，起始信号VST作为栅极高电压VGH而产生。此夕卜，在第N帧周期的有效周期ACT的垂直同步信号Vsync的上升沿处，起始信号VST作为栅极低电压VGL而产生。如图12A和12B中所示，基于频率根据自适应同步的变化，与第一频率相比，在第二频率的情形中垂直同步信号Vsync的下降沿与上升沿之间的间隔增加更多。因此，显示面板10被第二频率驱动时的起始信号VST的脉冲宽度比显示面板10被第一频率驱动时的起始信号VST的脉冲宽度宽。
[0146]本发明的第三实施方式不受垂直消隐周期VBI的长度根据第一频率和第二频率而变化的影响。更详细地说，起始信号VST充当用于将级STl到STp以及第三到第六虚拟级DST3到DST6初始化为下拉状态的初始化信号以及用于开启栅极驱动器11的输出的信号。因此，优选的是在提供了用于在第(N-1)帧周期控制栅极驱动器11的输出的栅极时钟信号GCLKl至IJGCLK8和VDD控制信号VDD_E0之后，提供用于在第N帧周期控制栅极驱动器11的输出的起始信号VST。如果不是这样，则在用于在第(N-1)帧周期的垂直消隐周期VBI产生输出的第三到第六虚拟级DST3到DST6中的至少一个级被上拉以产生输出之前，起始信号VST被提供作为初始化信号且之后通过被下拉而初始化。在该情形中，从第三到第六虚拟级DST3到DST6接收输出信号来作为后端进位信号的级，例如图4B的第p-1到第P级STp-1到STp，异常地向栅极线输出栅极信号，由此可能发生显示设备的画面质量劣化的问题。
[0147]根据本发明的第三实施方式，用于在第(N-1)帧周期控制栅极驱动器11的输出的栅极时钟信号GCLKl到GCLK8和VDD控制信号VDD_E0是在第(N-1)帧周期的垂直消隐周期VBI被完全提供。然后，通过与第(N-1)帧周期的垂直消隐周期VBI同步而提供用于在第N帧周期控制栅极驱动器11的输出的起始信号VST。由于该原因，在本发明的第三实施方式中，在第三到第六虚拟级DST3到DST6被上拉以产生输出之前，起始信号VST被提供作为初始化信号且之后通过被下拉而初始化。因此，从第三到第六虚拟级DST3到DST6接收输出信号来作为后端进位信号的级，例如图4B的第p-1到第P级STp-1到STp，将异常地向栅极线输出栅极信号，由此可能发生显示设备的画面质量劣化的问题。
[0148]此外，第一栅极信号GSl应当由数据驱动器20根据作为第一数据电压而提供的第一图像数据TOl的时序来提供。就是说，如图6A和6B中所示，为了将第一栅极信号GSl与第一数据电压的时序相匹配，栅极时钟信号GCLKl到GCLK8设定为在起始信号VST从栅极高电压VGH下降至栅极低电压VGL之后的几个水平周期内产生。因此，如果随着垂直消隐周期VBI的长度通过自适应同步而变化，起始信号VST与有效周期ACT之间的间隔变化，则可能发生第一栅极信号GSl不与第一数据电压的时序同步的问题。在该情形中，显示设备的画面质量劣化。
[0149]在本发明的第三实施方式中，即使垂直消隐周期VBI如图12B中所示通过自适应同步而增加，起始信号VST与有效周期ACT之间的间隔也没有变化。因此，不会发生第一栅极信号GSl不与第一数据电压的时序同步的问题。
[0150]如上所述，在本发明的第三实施方式中，即使频率通过自适应同步而变化，起始信号VST与有效周期ACT之间的间隔也没有变化。因此，不会发生第一栅极信号GSl不与第一数据电压的时序同步的问题。然而，在本发明的第三实施方式中，是在提供了用于在第(N-1)帧周期控制栅极驱动器11的输出的栅极时钟信号GCLKl到GCLK8和VDD控制信号VDD_E0之前，提供用于在第N帧周期控制栅极驱动器11的输出的起始信号VST。因此，在本发明的第三实施方式中，如果频率通过自适应同步而变化，则可能发生显示设备的画面质量劣化的问题。在这方面，优选的是本发明的第三实施方式不应用于包括自适应同步技术的显示设备。
[0151]图13A和13B图解了根据本发明第四实施方式在第一频率和第二频率的情形中，垂直同步信号、有效周期、垂直消隐周期和起始信号的示例。图13A图解了当第一频率为60Hz时的垂直同步信号、有效周期、垂直消隐周期和起始信号，图13B图解了当第二频率为40Hz时的垂直同步信号、有效周期、垂直消隐周期和起始信号。
[0152]通过在保持有效周期ACT与第一频率的有效周期ACT相同的同时增加垂直消隐周期VBI的长度，第二频率低于第一频率。通过在保持有效周期ACT的同时增加垂直消隐周期VBI的长度来降低频率的技术已知的是自适应同步技术。为了便于描述，图13A和13B中仅显示出第(N-1)帧周期和第N帧周期每一个的有效周期ACT、垂直消隐周期VBI和起始信号VST。
[0153]参照图13A和13B，在本发明的第四实施方式中，起始信号VST是在每一帧周期的垂直消隐周期VBI内作为栅极高电压VGH而产生。此外，在本发明的第四实施方式中，如果频率根据自适应同步而变化，则起始信号VST的脉冲宽度变化。更详细地说，在本发明的第四实施方式中，在第(N-1)帧周期的垂直消隐周期VBI的第(x-3)虚拟数据使能信号Dx-3的上升沿处，起始信号VST作为栅极高电压VGH而产生。此外，在第N帧周期的有效周期ACT的第一真实数据使能信号Rl的上升沿处，起始信号VST作为栅极低电压VGL而产生。如图13A和13B中所示，基于频率根据自适应同步的变化，与第一频率相比，在第二频率的情形中第(x-3)虚拟数据使能信号Dx-3与第一真实数据使能信号Rl之间的间隔增加更多。
[0154]因此，显示面板10被第二频率驱动时的起始信号VST的脉冲宽度比显示面板10被第一频率驱动时的起始信号VST的脉冲宽度宽。
[0155]本发明的第四实施方式不受垂直消隐周期VBI的长度根据第一频率和第二频率而变化的影响。更详细地说，起始信号VST充当用于将级STl到STp以及第三到第六虚拟级DST3到DST6初始化为下拉状态的初始化信号以及用于开启栅极驱动器11的输出的信号。因此，优选的是在提供了用于在第(N-1)帧周期控制栅极驱动器11的输出的栅极时钟信号GCLKl至IJGCLK8和VDD控制信号VDD_E0之后，提供用于在第N帧周期控制栅极驱动器11的输出的起始信号VST。如果不是这样，则在用于在第(N-1)帧周期的垂直消隐周期VBI产生输出的第三到第六虚拟级DST3到DST6中的至少一个级被上拉以产生输出之前，起始信号VST被提供作为初始化信号且之后通过被下拉而初始化。在该情形中，从第三到第六虚拟级DST3到DST6接收输出信号来作为后端进位信号的级，例如图4B的第p-1到第p级STp-1到STp，异常地向栅极线输出栅极信号，由此可能发生显示设备的画面质量劣化的问题。
[0156]根据本发明的第四实施方式，用于在第(N-1)帧周期控制栅极驱动器11的输出的栅极时钟信号GCLKl到GCLK8和VDD控制信号VDD_E0是在第(N-1)帧周期的垂直消隐周期VBI被完全提供。然后，在第(N-1)帧周期的垂直消隐周期VBI内提供用于在第N帧周期控制栅极驱动器11的输出的起始信号VST。因此，在本发明的第四实施方式中，不会发生由于第p-Ι到第P级STp-1到STp异常地向栅极线输出栅极信号而使得显示设备的画面质量劣化的问题。
[0157]此外，第一栅极信号GSl应当由数据驱动器20根据作为第一数据电压而提供的第一图像数据TOl的时序来提供。就是说，如图6A和6B中所示，为了将第一栅极信号GSl与第一数据电压的时序相匹配，栅极时钟信号GCLKl到GCLK8设定为在起始信号VST从栅极高电压VGH下降至栅极低电压VGL之后的几个水平周期内产生。因此，如果随着垂直消隐周期VBI的长度通过自适应同步而变化，起始信号VST与有效周期ACT之间的间隔增加，则可能发生第一栅极信号GSl不与第一数据电压的时序同步的问题。在该情形中，显示设备的画面质量劣化。
[0158]在本发明的第四实施方式中，即使垂直消隐周期VBI如图13B中所示通过自适应同步而增加，起始信号VST与有效周期ACT之间的间隔也没有变化。因此，不会发生第一栅极信号GSl不与第一数据电压的时序同步的问题。
[0159]如上所述，在本发明的第四实施方式中，提供用于在第(N-1)帧周期控制栅极驱动器11的输出的栅极时钟信号GCLKl到GCLK8和VDD控制信号VDD_E0。然后，提供用于在第N帧周期控制栅极驱动器11的输出的起始信号VST。因此，在本发明的第四实施方式中，即使频率通过自适应同步而变化，也不会发生显示设备的画面质量劣化的问题。此外，在本发明的第四实施方式中，因为即使频率通过自适应同步而变化，起始信号VST与有效周期ACT之间的间隔也没有变化，所以不会发生第一栅极信号GSl不与第一数据电压的时序同步的问题。
[0160]同时，如参照图6A和6B所述，在本发明的第一实施方式中，因为时序控制器30应当通过将图像数据延迟多达9个水平周期9H来输出图像数据，所以需要9个行存储器。此外，如参照图1OA和1B所述，在本发明的第一实施方式中，即使在应用自适应同步的技术中，垂直消隐周期VBI的长度通过频率变化而变化，也不会发生显示设备的画面质量劣化的问题。此夕卜，不会发生第一栅极信号GSl不与第一数据电压的时序同步的问题。
[0161]如参照图7A和7B所述，在本发明的第二实施方式中，因为时序控制器30应当通过将图像数据延迟多达六个水平周期6H来输出图像数据，所以需要六个行存储器。然而，如参照图1lA和IlB所述，在本发明的第二实施方式中，如果在应用自适应同步的技术中，垂直消隐周期VBI的长度通过频率变化而变化，不会发生显示设备的画面质量劣化的问题。然而，可能发生第一栅极信号GSl不与第一数据电压的时序同步的问题。因此，优选的是本发明的第二实施方式不应用于包括自适应同步技术的显示设备。
[0162]如参照图8A和8B所述，在本发明的第三实施方式中，因为时序控制器30应当通过将图像数据延迟多达六个水平周期6H来输出图像数据，所以需要六个行存储器。如参照图12A和12B所述，在本发明的第三实施方式中，如果在应用自适应同步的技术中，垂直消隐周期VBI的长度通过频率变化而变化，不会发生第一栅极信号GSl不与第一数据电压的时序同步的问题。然而，可能发生显示设备的画面质量劣化的问题。因此，优选的是本发明的第三实施方式不应用于包括自适应同步技术的显示设备。
[0163]如参照图9A和9B所述，在本发明的第四实施方式中，因为时序控制器30应当通过将图像数据延迟多达六个水平周期6H来输出图像数据，所以需要六个行存储器。此外，如参照图13A和13B所述，在本发明的第四实施方式中，即使在应用自适应同步的技术中，垂直消隐周期VBI的长度通过频率变化而变化，也不会发生显示设备的画面质量劣化的问题。
[0164]如上所述，根据本发明的实施方式，可基于数据使能信号产生起始信号。特别是，根据本发明的实施方式，在垂直消隐周期内产生起始信号，由此可减少根据起始信号的脉冲宽度而增加的行存储器的数量。
[0165]此外，根据本发明的实施方式，在提供了用于在第(N-1)帧周期控制栅极驱动器的输出的栅极时钟信号和VDD控制信号之后，提供用于在第N帧周期控制栅极驱动器的输出的起始信号。因此，在本发明的实施方式中，即使频率通过自适应同步而变化，也不会发生显示设备的画面质量劣化的问题。
[0166]而且，根据本发明的实施方式，即使频率通过自适应同步而变化，因为起始信号与有效周期之间的间隔没有变化，所以不会发生第一栅极信号不与第一数据电压的时序同步的问题。
[0167]在不背离本发明的精神或范围的情况下，可在本发明中进行各种修改和变化，这对于本领域技术人员来说是显而易见的。因而，本发明意在覆盖落入所附权利要求书范围及其等同范围内的对本发明的修改和变化。
【主权项】
1.一种显不设备，包括:显示面板，所述显示面板包括数据线、栅极线以及设置在所述数据线与所述栅极线之 间的交叉区域处的像素；栅极驱动器，所述栅极驱动器将栅极信号提供至所述栅极线;和 时序控制器，所述时序控制器将用于控制所述栅极驱动器的操作时序的栅极控制信号 提供至所述栅极驱动器，所述栅极控制信号包括起始信号和栅极时钟信号，其中每一帧周期包括向所述栅极线提供所述栅极信号的有效周期、以及不向所述栅极 线提供所述栅极信号的垂直消隐周期，并且其中所述时序控制器在所述垂直消隐周期内提供所述起始信号。2.根据权利要求1所述的显示设备，其中所述时序控制器接收数据使能信号，并根据所 述数据使能信号产生和输出所述起始信号。3.根据权利要求2所述的显示设备，其中所述时序控制器还接收图像数据，所述数据使 能信号包括在输入图像数据的周期产生的真实数据使能信号以及在不输入图像数据的周 期产生的虚拟数据使能信号。4.根据权利要求3所述的显示设备，其中在第(N-1)帧周期的第y虚拟数据使能信号的 上升沿处，所述起始信号从栅极低电压上升至栅极高电压，在第(N-1)周期的第(y+3)虚拟 数据使能信号的上升沿处，所述起始信号从栅极高电压下降至栅极低电压，y是满足2x-3的正整数。5.根据权利要求3所述的显示设备，其中在第(N-1)帧周期的第(x-u)虚拟数据使能信 号的上升沿处，所述起始信号从栅极低电压上升至栅极高电压，并且在第N周期的第一真实 数据使能信号的上升沿处，所述起始信号从栅极高电压下降至栅极低电压，u是小于x的正整数。6.根据权利要求3所述的显示设备，其中从所述时序控制器输出的图像数据比输入至 所述时序控制器的图像数据延迟多达六个水平周期。7.根据权利要求1所述的显示设备，其中在提供了第(N-1)帧周期的栅极时钟信号和 VDD控制信号之后，提供第N帧周期的起始信号。8.根据权利要求2所述的显示设备，其中所述时序控制器包括:第一计数器，所述第一计数器对所述数据使能信号的上升沿或下降沿计数，并且输出 第一计数信号；第二计数器，所述第二计数器对所述数据使能信号的上升沿或下降沿计数，并且输出 第二计数信号;和起始信号发生器，所述起始信号发生器从所述第一计数器接收所述第一计数信号，并 从所述第二计数器接收所述第二计数信号，并且根据所述第一计数信号和第二计数信号来 输出所述起始信号，其中，所述数据使能信号的上升沿表示所述数据使能信号从第一电平电压上升至第二 电平电压的时段，所述数据使能信号的下降沿表示所述数据使能信号从第二电平电压下降 至第一电平电压的时段。9.根据权利要求8所述的显示设备，其中如果所述第一计数器的计数值小于预定的第一值，则所述第一计数器输出具有第一电平电压的第一计数信号，而如果所述第一计数器的计数值大于预定的第一值，则所述第一 计数器输出具有第二电平电压的第一计数信号，如果所述第二计数器的计数值小于预定的第二值，则所述第二计数器输出具有第一电 平电压的第二计数信号，而如果所述第二计数器的计数值大于预定的第二值，则所述第二 计数器输出具有第二电平电压的第二计数信号，如果具有第一电平电压的第一计数信号被输入至所述起始信号发生器，则所述起始信 号发生器输出具有第一电平电压的起始信号，如果具有第二电平电压的第一计数信号被输入至所述起始信号发生器，则所述起始信 号发生器输出具有第二电平电压的起始信号，如果具有第二电平电压的第二计数信号被输入至所述起始信号发生器，则所述起始信 号发生器输出具有第一电平电压的起始信号。10.根据权利要求8所述的显示设备，进一步包括电平转换器，所述电平转换器将在所 述第一电平电压与所述第二电平电压之间摆动的起始信号变为在栅极低电压与栅极高电 压之间摆动，其中所述第一电平电压和所述第二电平电压之间的电压宽度小于所述栅极低电压与 所述栅极高电压之间的电压宽度。11.一种显不设备，包括:显示面板，所述显示面板包括数据线、栅极线以及设置在所述数据线与所述栅极线之 间的交叉区域处的像素；栅极驱动器，所述栅极驱动器将栅极信号提供至所述栅极线;和 时序控制器，所述时序控制器将用于控制所述栅极驱动器的操作时序的栅极控制信号 提供至所述栅极驱动器，所述栅极控制信号包括起始信号和栅极时钟信号，其中每一帧周期包括向所述栅极线提供所述栅极信号的有效周期、以及不向所述栅极 线提供所述栅极信号的垂直消隐周期，并且其中所述时序控制器在所述有效周期的初始时段处提供所述起始信号。12.根据权利要求11所述的显示设备，其中所述时序控制器接收数据使能信号，并根据 所述数据使能信号产生和输出所述起始信号。13.根据权利要求12所述的显示设备，其中所述时序控制器还接收图像数据，所述数据 使能信号包括在输入图像数据的周期产生的真实数据使能信号以及在不输入图像数据的 周期产生的虚拟数据使能信号。14.根据权利要求13所述的显示设备，其中在第N帧周期的第一真实数据使能信号的上 升沿处，所述起始信号从栅极低电压上升至栅极高电压，并且在第N帧周期的第四真实数据 使能信号的上升沿处，所述起始信号从栅极高电压下降至栅极低电压。15.根据权利要求13所述的显示设备，其中从所述时序控制器输出的图像数据比输入 至时所述序控制器的图像数据延迟多达九个水平周期。16.根据权利要求11所述的显示设备，其中在提供了第(N-1)帧周期的栅极时钟信号和 VDD控制信号之后，提供第N帧周期的起始信号。17 ? —种显不设备，包括:显示面板，所述显示面板包括数据线、栅极线以及设置在所述数据线与所述栅极线之间的交叉区域处的像素；栅极驱动器，所述栅极驱动器将栅极信号提供至所述栅极线;和时序控制器，所述时序控制器将用于控制所述栅极驱动器的操作时序的栅极控制信号 提供至所述栅极驱动器，所述栅极控制信号包括起始信号和栅极时钟信号，其中每一帧周期包括向所述栅极线提供所述栅极信号的有效周期、以及不向所述栅极 线提供所述栅极信号的垂直消隐周期，并且其中所述时序控制器与所述垂直消隐周期同步提供所述起始信号。18.根据权利要求17所述的显示设备，其中所述时序控制器接收垂直同步信号，并根据 所述垂直同步信号产生和输出所述起始信号。19.根据权利要求18所述的显示设备，其中在第(N-1)帧周期的垂直同步信号的下降沿 处，所述起始信号从栅极低电压上升至栅极高电压，在第N周期的垂直同步信号的上升沿 处，所述起始信号从栅极高电压下降至栅极低电压。20.根据权利要求17所述的显示设备，其中从所述时序控制器输出的图像数据比输入 至所述时序控制器的图像数据延迟多达六个水平周期。21.根据权利要求18所述的显示设备，其中所述时序控制器包括:第一计数器，所述第一计数器对所述垂直同步信号的下降沿计数，并且输出第一计数 信号；第二计数器，所述第二计数器对所述垂直同步信号的上升沿计数，并且输出第二计数 信号;和起始信号发生器，所述起始信号发生器从所述第一计数器接收所述第一计数信号，并 从所述第二计数器接收所述第二计数信号，并且根据所述第一计数信号和第二计数信号来 输出所述起始信号，其中所述垂直同步信号的下降沿表示所述垂直同步信号从第二电平电压下降至第一 电平电压的时段，所述垂直同步信号的上升沿表示所述垂直同步信号从第一电平电压上升 至第二电平电压的时段。
【文档编号】G09G3/3225GK106097951SQ201610278594
【公开日】2016年11月9日
【申请日】2016年4月28日 公开号201610278594.1, CN 106097951 A, CN 106097951A, CN 201610278594, CN-A-106097951, CN106097951 A, CN106097951A, CN201610278594, CN201610278594.1
【发明人】金花英, 郑秉武, 韩相洙, 文诚晙
【申请人】乐金显示有限公司