专利名称：半导体器件用的图形制作方法
技术领域：
本发明涉及半导体器件用的图形制作方法等。
背景技术：
随着半导体器件的微细化，在半导体基片上按设计图形那样来形成图形已愈益困难。为此，以往已采用了例如下述一类方法进行图形的制作(例如参看特开2002-26126号公报，美国专利NOS.6415421、6470489)。
首先要判断图形的布局是否满足预定的设计规则。不满足时，要反复修正图形布局，直到其满足设计规则。继而对这样求得的图形布局的图形进行邻近效应校正等的预定校正，制成经校正的图形。再考虑邻近效应等预定的误差主因，根据校正的图形预测半导体基片上形成的图形加工后的形状。再将此加工过的形状与图形布局中的图形比较，判断是否满足预定条件。不满足预定条件时，修正图形布局，反复进行上述步骤，直到满足上述预定条件。
但在过去，主要是根据设计者的经验以试错法进行图形布局的修正。因此，图形布局的修正需用很多的时间与劳力，而随着图形的微细化的进展，图形布局修正中所需的时间与劳力将愈益增大。
这样，过去在图形布局的修正中要耗费甚多的时间与劳力，且不易制成所希望的图形。
发明内容
本发明一种观点涉及的图形制作方法，即半导体器件用的图形的制造方法，其包括从图形布局中提取部分区域的步骤；对上述部分区域中所含图形施加扰动(perturbation)的生成扰动图形的步骤；校正上述扰动图形的步骤；根据上述校正的扰动图形预测晶片上形成的第一图形的步骤；求出上述扰动图形与上述第一图形的第一差异的步骤；存储有关包含与上述第一差异相关信息的上述扰动图形信息的步骤。
图1是说明本发明第一实施形态的方法的流程图。
图2示明从本发明实施形态的图形布局中提取的一部分区域。
图3例示本发明实施形态的代表点的一例。
图4是示明本发明实施形态的方法的一部分的说明图。
图5是示明本发明实施形态的方法的一部分的说明图。
图6示明本发明实施形态的代表点的另一例子。
图7例示求本发明实施形态的扰动图形与预测形状图形差异的方法的一例。
图8是说明本发明第二实施形态方法的流程图。
图9是说明本发明第三实施形态方法的流程图。
图10是示明本发明实施形态的掩模制造方法与半导体器件制造方法的流程图。
具体实施例方式
下面参照
本发明的实施形态。
(实施形态1)图1是说明本发明第一实施形态的方法的流程图。
首先制成半导体集成电路用的设计图形布局(S1)，判断此图形布局是否满足预先确定的设计规则(S2)。在不满足设计规则时，反复修正图形布局直到满足设计规则(S3)。由于在以后的步骤中变更图形布局成为前提，故可以预先预定不是复杂的设计规则而为简单的设计规则。
然后对于满足设计规则的图形布局进行光邻近效应校正或过程邻近效应校正等预定的校正处理，制成进行过这种校正处理的掩模图形(S4)。此掩模图形实际上并非形成于掩模基片上的，而是虚拟地制成于计算机内。之后分成以下所示的两种处理而可进行下述的处理。
第一处理是用于生成修正图形布局时所用的修正指针的处理。
首先如图2所示，从图形布局11提取部分区域12(S5)。此外，通常是从图形布局11提取出多个部分区域12，相对于提取出的各区域进行以下处理。给提取的区域中所含的图形13以扰动，生成多个扰动图形。例如图3所示，将图形13的外周线分割成多个线段，在各线段上设定代表点14，通过一并移动代表点14与线段，生成扰动图形(S6)。再相对于各扰动图形进行光邻近效应校正与过程邻近效应校正等预定的校正处理，制作进行过这类预定校正处理的多个校正图形(计算机内制作的，掩模上的虚拟校正图形)(S7)。进而通过模拟，考虑光邻近效应与过程邻近效应这类制造工序上预定的误差主要因素，根据步骤S7中求得的校正图形预测晶片上形成的图形的加工形状(预测形状)。上述模拟是使曝光过程与蚀刻过程等的过程条件在预定的过程误差范围内变化而进行。因此可相对于各校正图形预测对应于过程条件的多种加工形状(S8、S9)。
下面说明上述步骤S5～S9中进行处理的几个例子。
参照图4说明第一个例子。首先如图4(a)所示，从图形布局提取出一部分区域12。继而给提取出的区域中所含的图形13以扰动，生成图4(b)所示的多个扰动图形15。在此使图形13的外周线经分割所得的多条线段中的特定线段L扰动(实际上也使线段L的代表点移动)，生成多个扰动图形15。具体地说，可给使包含线段L的特定的图形部分沿横向伸展或收缩这样的扰动。再相对于这样取得的各扰动图形15进行光邻近效应校正与过程邻近效应校正等预定的校正处理，生成图4(c)所示的多个校正图形16。进而考虑光邻近效应与过程邻近效应等误差主要因素进行模拟，如图4(d)所示，预测晶片上形成的图形的加工形状17。
参看图5说明第二例。首先如图5(a)所示，从图形布局提取出部分区域12。继而给予提取出区域中所含的图形13以扰动，生成图5(b)所示的多个扰动图形15。在此是将部分区域12中所含图形给予一律放大或一律缩小的扰动，生成多个扰动图形15。实际上是将分割图形13的外周线所得的多个线段与其各代表点移动而给予上述这种扰动的。再相对于这样所得的各扰动图形15进行光邻近效应校正与过程效应校正等预定的校正处理，生成图5(c)所示的多个校正图形16。进而考虑光邻近效应与过程邻近效应等误差主要因素进行模拟，如图5(d)所示，预测晶片上形成的图形的加工形状17。
下面参看图6说明第三例。在上述第一与第二例中是于分割图形13的外周线所得的各线段上设定代表点14。本例中，如图6所示，是将一部分区域12中所含的图形分成多个图形(例如四边形等多边形)，而于分割出的各图形内设定代表点。各代表点例如设于分割出的图形的重心位置。通过移动分割出的多个图形中的特定图形(实际上也使代表点移动)即生成多个扰动图形。此外，在把特定的图形沿远离其他图形的方向移动而于图形间产生间隙时，则进行自动的填隙处理。生成扰动图形后的处理则及前述第一与第二例相同。
与以上所述相同，通过模拟预测各图形的加工形状。然后，比较通过步骤S6求得的扰动图形的形状与通过步骤S9预测的图形的加工形状，相对于各个图形分别求出上述两者的差异(两图形间的偏差量等)。具体为相对于给予扰动的代表点来求两图形的差异(S10)。有关这样求得的差异的信息与涉及到扰动图形的位置(例如扰动图形的代表点的位置)、扰动方向(例如代表点的扰动方向)以及扰动量(例如代表点的扰动量)的信息等，一并作为与扰动图形相关的信息，存储于存储装置中，进行数据库化(S11)。
再来说明步骤S4后的第二处理。
第二处理中，首先考虑通过模拟由于光邻近效应与过程邻近效应等制造工序上预定的误差主要因素，根据步骤S4求得的校正图形预测晶片上形成的图形的加工形状。上述模拟是使曝光过程与蚀刻过程等过程条件在预定的过程误差范围内变化而进行。因此，相对于各校正图形，预测对应于过程条件的多个加工形状(S12)。然后求此时设定的图形布局的图形形状与通过步骤S12预测的图形加工形状的差异(例如两图形间的偏差量)(S13)。进而判断这样求得的差异是否满足预定条件。例如判断在图形布局的整个区域中图形布局的图形形状与预测的图形的加工形状的差异是否在预定的标准值内(S14)。
当判断求出的差异不满足预定的条件时，参照步骤S11中存储的有关扰动图形的信息生成为使上述差异满足预定条件的相对于图形布局的修正指针(S15)。基于此修正指针修正图形布局(S16)，制成修正的图形布局(S17)。对于这一已修正的图形布局再次执行上述步骤S4～S17。当于步骤S14判断出满足预定的条件时，便将这时设定的图形布局确定为最终的图形布局(S18)。基于这样地确定的图形布局于掩模基片上形成掩模图形。
如上所述，本实施形态是从该时刻设定的图形布局提取一部分区域，给此提取出区域中所包含的图形以扰动而生成扰动图形，将通过应用此扰动图形的模拟求得的信息(扰动图形相关信息)存储于存储装置中。将此扰动图形相关信息数据库化，用作修正(变更)图形布局时的修正指针，这样就能容易和快速地修正图形布局，于是，即便是经验少的设计者，通过参照修正指针，也能于短时间内修正图形布局。此外也能借助移动工具自动地进行图形布局的修正在此情形下也能自动地执行图1所示的步骤S4～S17等。
上述的本实施形态方法中的步骤(特别是步骤S5～S11)，可以通过计算机依据描述此方法中步骤的程序控制其作业来实现。而所述程序则能通过磁盘等存储媒体或因特网等通信线路(有线线路或无线线路)提供。
再者，上述实施形态是在图1所示的步骤S10中，相对给予扰动的代表点求出扰动图形和预测形状图形的差异的，但也可相对于给予扰动的代表点附近的代表点来求扰动图形与预测形状图形的差异。图7示明了这样的一个例子。图中黑圆为检测出差异的代表点，空心圆为未检测出差异的代表点。P0为给予扰动的特定的代表点，P1为P0附近的代表点。在图7所示例子中，以P0为中心点将P0的周围区域分成4份，在每个分出的区域中以离点P0的距离最近的代表点为P1。
这样，除对已给予扰动的点外还相对于已给予扰动的点附近的点，求出扰动图形与预测形状图形的差异加以存储。由此可以评价给予扰动的点对其他点产生的影响。从而能更可靠地修正图形布局。
此外，上述实施形态于图1所示的步骤S14中，在判断通过步骤S13求得的差异是否满足预定的条件时，判断步骤S13求得的差异是否小于等于预定的标准值，而当差异大于预定的标准值时则进行图形布局的修正。但即便是通过步骤S13求得的差异小于等于预定的标准值时，在满足某种条件的情形下，也可以判断步骤S13求得的差异并不满足预定的条件，进行图形布局的修正。具体的作法是，从图形布局中提取差异小于等于预定的标准值的点，对于提取出的点判断能否对图形布局作缩小的修正。当这样的修正为可能时，于步骤S14判断步骤S13求得的差异不满足预定的条件后，即根据步骤S15生成的修正指针于步骤16进行图形布局修正。
这样，即使差异小于等于预定的标准值，在满足某种条件下进行图形布局修正后是可以缩小图形布局的面积。特别是通过将这种方法用于关键路线上的图形后，能够有效地缩小图形布局。
(实施形态2)图8是说明本发明第二实施形态方法的流程图。由于它的基本方法与第一实施形态相同，故略去已于第一实施形态中说明过的相应内容。
首先与图1所示的步骤S1～S4相同，执行步骤S31～S34。然后与图1所示步骤S12相同，通过模拟预测晶片上形成的图形的加工形状(S35)。然后与图1所示步骤S13相同，求出该时刻设定的图形布局的图形形状与由步骤S35预测出的图形的加工形状两者的差异(S36)。再与图1所示的步骤S14相同，判断此求得的差异是否满足预定条件(S37)。
当判断求得的差异不满足预定条件时，将此时刻设定的图形布局中所包含的图形与步骤S35预测的图形两者的差异大于等于预定值的点所对应的区域设定为部分区域，从图形布局中提取这部分区域(S38)。继而对所提取的部分区域执行与图1所示步骤S6～S11相同的步骤(S39～S44)。
其次与图1所示的步骤S15～S17相同，执行步骤S45～S47，制成修正的图形布局。相对于此修正的图形布局执行上述步骤S34～S47。在由步骤S37判断满足预定的条件时，将此时刻设定的图形布局作为最终的图形布局(S48)。
如上所述，此第二实施形态也能求得与第一实施形态相同的效果，可以容易和快速地修正图形布局。在此第二实施形态中，是把图形布局中所含图形与预测的加工形状的图形两者的差异在大于等于预定值的点所对应的区域设定为部分区域，执行步骤S39～S44。而在第一实施形态中则是从图形布局中将预测有必要形成修正指针的所有区域分别作为一部分区域提取，故有必要执行步骤S6～S11。在此第二实施形态中由于只是相对于上述差异大于等于预定值的点所对应的区域执行步骤S39～S44即可，故能显著地缩短处理时间。
第二实施形态方法中的步骤(特别是步骤S38～S44)，可以通过计算机依据描述此方法中步骤的程序控制其作业来实现。而所述程序则能通过磁盘等存储媒体或因特网等的通信线路(有线线路或无线线路)提供。
(实施形态3)图9是说明本发明第三实施形态的方法的流程图。它的基本方法与第一实施形态的相同，故于此略去与第一实施形态所述相同的对应内容。
首先与图1所示的步骤S1～S3相同，执行步骤S61～S63，生成修正后的图形布局(S64)。反复修正图形布局，直到图形布局满足预定的设计规则。进而，与图1所示的步骤S4同样地进行步骤S65，生成校正掩模图形。
其次与图1所示步骤S5～S11相同，执行步骤S66～S72。再与图1所示步骤S12～S14相同，执行步骤S73～S75。进而与图1所示步骤S15～S17相同，制成修正后的图形布局(S76、S63、S64)。
但在第三实施形态中是把步骤S76生成的修正指针的有关信息反映到设计规则中而对设计规则加以修正。再相对已修正的图形布局再次判断其是否满足设计规则。此时，已修正的图形布局未必满足设计规则。因而有可能判断出修正后的点不满足设计规则。为此可以设相对于修正后的点设计规则无效，而根据修正指针加入修正的点。与第一实施形态相同，此第三实施形态也不采用复杂的而是采用简单的设计规则。因而与其说重视设计规则还不如说重视通过从实际的图形布局中模拟求得的修正指针，以便制成可靠的图形布局。这样，即便相对于修正后的点使设计规则无效也不会有问题。
据此，当执行上述步骤，由步骤S75判断满足预定的条件时，即将此时设定的图形布局确定为最终的图形布局(S77)。
如上所述，此第三实施形态也能取得与第一实施形态相同的效果，可以简单且快速地修正图形布局。此外，第三实施形态通过将有关修正指针的信息反映于设计规则中，能正确地修正图形布局。
第三实施形态方法中的步骤(特别是步骤S66～S72)，可以通过计算机依据描述此方法中步骤的程序控制其作业来实现。而所述程序则能通过磁盘等存储媒体或因特网等的通信线路(有线线路或无线线路)提供。
通过将基于根据以上所述的第一、第二或第三实施形态的方法最终决定的图形布局的掩模图形形成于掩模基片上而制作光掩模。再用此形成于掩模基片上的掩模图形制造半导体器件(半导体集成电路)。图10是相对于上述掩模制造方法与半导体器件制造方法所示明的流程图。
应用第一、第二或第三实施形态的方法决定最终的图形布局(S101)。然后基于此决定的最终图形布局于掩模基片上形成掩模图形，由此制作光掩模(S102)。将光掩模上的掩模图形投影到晶片(半导体基片)上的抗蚀剂上(S103)，再通过使此抗蚀剂显影而形成抗蚀剂图形(S104)。将所形成的抗蚀剂图形作为掩模来蚀刻半导体基片上的导电膜与绝缘膜等，由此形成所需图形(S105)。
本领域的技术人员将很快理解本发明的其他优点与改进形式。因此，本发明在其广义下不限于在此所示与所述的具有细节与代表性的实施例。于是，在不脱离所附技术方案及其等效内容所确定的一般性发明原理的思想与范围的前提下，可以作出种种改进。
权利要求
1.一种半导体器件用的图形制作方法，此方法包括从图形布局中提取部分区域的步骤；向上述部分区域所含的图形施加扰动来生成扰动图形的步骤；校正上述扰动图形的步骤；根据上述校正的扰动图形预测晶片上形成的第一图形的步骤；求出上述扰动图形与上述第一图形的第一差异的步骤；和存储有关包含关于上述第一差异的信息的上述扰动图形的信息的步骤。
2.按照权利要求1的图形制作方法，其中还包括校正上述图形布局的步骤；根据上述校正的图形布局预测晶片上形成的第二图形的步骤；求出上述图形布局中所包含的图形与上述第二图形的第二差异的步骤；判断上述第二差异是否满足预定条件的步骤；当判断上述第二差异不满足预定的条件时，应用有关上述扰动图形的信息生成相对于上述图形布局的修正指针的步骤；按照上述修正指针修正上述图形布局的步骤；和在判断上述第二差异满足预定条件时，将上述图形布局确定为最终图形布局的步骤。
3.按照权利要求1的图形制作方法，其中，校正上述扰动图形的步骤包括进行邻近效应校正的步骤。
4.按照权利要求1的图形制作方法，其中，预测上述第一图形的步骤是在考虑到包含邻近效应的预定误差要素下进行的。
5.按照权利要求1的图形制作方法，其中，上述生成扰动图形的步骤包括将上述部分区域中所含图形的外周线分割成多条线段的步骤；和于上述分割出的线段中移动所需线段的步骤。
6.按照权利要求1的图形制作方法，其中，上述生成扰动图形的步骤包括将上述部分区域中所含图形放大或缩小的步骤。
7.按照权利要求1的图形制作方法，其中，上述生成扰动图形的步骤包括将上述部分区域中所含图形分成多个图形的步骤和移动上述所分割的图形之中所需图形的步骤。
8.按照权利要求1的图形制作方法，其中，上述生成扰动图形的步骤包括向上述部分区域中所含图形的特定部位施加扰动的步骤；上述求第一差异的步骤包括相对于上述特定部位与上述特定部位附近的部位求上述扰动图形与上述第一图形的差异的步骤。
9.按照权利要求2的图形制作方法，其中，判断上述第二差异是否满足预定条件的步骤包括提取上述图形布局中所含图形与上述第二图形的差异为小于等于预定值的部位的步骤；和判断能否缩小上述提取出的部位的图形布局的步骤。
10.按照权利要求2的图形制作方法，其中，当判断出上述第二差异不满足预定条件时，将上述第二差异为大于等于预定值的部位所对应的区域设定为上述的部分区域。
11.按照权利要求2的图形制作方法，其中还包括将有关上述修正指针的信息反映到上述图形布局设计规则中的步骤。
12.一种掩模制造方法，其包括将基于通过权利要求2的图形制作方法得到的上述最终图形布局的掩模图形形成于掩模基片上的步骤。
13.一种半导体器件的制造方法，其具有将通过权利要求12的掩模制造方法得到的上述掩模图形投影到晶片上的抗蚀剂上的步骤。
14.一种存储有可用于制作半导体器件用图形的程序指令的计算机可读取的存储媒体，其中，上述程序指令使计算机执行下述步骤从图形布局中提取部分区域的步骤；向上述部分区域中所含图形施加扰动而生成扰动图形的步骤；校正上述扰动图形的步骤；根据上述校正的扰动图形预测在晶片上形成的第一图形的步骤；求出上述扰动图形与上述第一图形的第一差异的步骤；和存储有关包含关于上述第一差异的信息的上述扰动图形的信息的步骤。
全文摘要
本发明提供一种半导体器件用图形的制作方法，它包括从图形布局中提取部分区域的步骤；对此部分区域中所含图形给予扰动的生成扰动图形的步骤；校正上述扰动图形的步骤；根据上述校正后的扰动图形预测晶片上形成的第一图形的步骤；求出上记扰动图形与上述第一图形的第一差异的步骤；和存储有关包含上述第一差异相关信息的上述扰动图形的信息的步骤。
文档编号G03F1/68GK1630031SQ200410101310
公开日2005年6月22日 申请日期2004年12月16日 优先权日2003年12月18日
发明者姜帅现, 小谷敏也, 井上壮一 申请人:株式会社东芝