用于高容量电子束光刻的方法
【专利摘要】本发明描述了一种通过电子束光刻系统形成图案的方法。方法包括接收具有多边形和禁止图案的集成电路(IC)设计布局数据，使用电子邻近校正(EPC)技术修改多边形和禁止图案，将修改的多边形条纹化为子区，将条纹化多边形转换为电子束写入格式数据，以及通过电子束写入装置将电子束写入格式的多边形写到衬底上。条纹化修改的多边形包括找到作为参考层的修改的禁止图案，以及缝合修改的多边形以避免缝合修改的禁止图案。本发明还提供了用于高容量电子束光刻的方法。
【专利说明】用于高容量电子束光刻的方法
【技术领域】
[0001]本发明一般地涉及半导体【技术领域】，更具体地涉及图案化衬底的方法。
【背景技术】
[0002]半导体集成电路(IC)行业经历了快速发展。IC材料和设计的技术进步产生了多个IC时代，其中，每个时代都具有比先前时代更小且更复杂的电路。在IC演进过程中，功能密度(即，每芯片面积的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺创建的最小部件(或线))减小。这种规模缩小工艺通常通过增加产量效率和降低相关成本来提供优点。这种规模缩小也增加了处理和制造IC的复杂性，并且为了实现这些进步，需要在IC处理和制造的类似发展。
[0003]例如，光学光刻系统中的光衍射成为进一步缩小部件尺寸的障碍。用于降低光衍射影响的一般技术包括光学邻近校正(OPC)、相移掩模(PSM)和浸没式光学光刻系统。电子束光刻系统是缩小部件尺寸的另一选择。然而，当使用电子束光刻系统时，制造产量是制造IC的一个挑战。
[0004]因此，需要通过电子束光刻系统改善产量的方法。
【发明内容】
[0005]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种图案化衬底的方法，所述方法包括:接收包括具有多边形和禁止图案的图案层的集成电路(IC)设计布局数据；使用电子邻近校正(EPC)技术修改所述多边形和所述禁止图案；将修改的多边形条纹化为子区，其中，条纹化所述修改的多边形包括:将修改的禁止图案用作参考层，和通过避免缝合所述修改的禁止图案来缝合所述修改的多边形；将条纹化的多边形转换为电子束写入格式数据；以及通过电子束写入装置将电子束写入格式的多边形写到衬底上。
[0006]在该方法中，通过所述EPC修改所述多边形和所述禁止图案包括在水平方向、垂直方向或者两个方向上向/从所述多边形和所述禁止图案添加/减去偏移量。
[0007]在该方法中，所述偏移量为大约Onm到lOOOnm。
[0008]在该方法中，条纹化所述修改的多边形包括:通过所述修改的多边形和所述修改的禁止图案来形成OR层。
[0009]该方法进一步包括:缝合所述修改的多边形以及避免缝合所述OR层的所述禁止图案。
[0010]在该方法中，条纹化所述修改的多边形包括:通过所述修改的多边形和所述修改的禁止图案形成NOT层。
[0011]该方法进一步包括:通过避免缝合所述NOT层的所述禁止图案来缝合所述修改的多边形。
[0012]在该方法中，条纹化所述修改的多边形包括:通过检查所述禁止图案来沿着条纹化边界线设置缝合线。[0013]该方法进一步包括:如果所述条纹化边界线横跨所述修改的禁止图案，则远离所述条纹化边界线移动所述缝合线。
[0014]在该方法中，条纹化所述修改的多边形包括:沿着条纹间距边界线缝合所述修改的多边形。
[0015]该方法进一步包括:如果缝合点落在所述修改的禁止图案上，则远离所述条纹间距边界线移动缝合线。
[0016]在该方法中,避免缝合所述禁止图案包括:在远离所述禁止图案大约Onm到200nm处设置缝合线。
[0017]该方法进一步包括:如果所缝合的多边形小于大约200nm，则将所缝合的多边形合并为原始修改的多边形。
[0018]根据本发明的另一方面，提供了一种图案化衬底的方法，所述方法包括:接收包括具有多边形和禁止图案的图案层的集成电路(IC)设计布局数据；使用电子邻近校正(EPC)技术修改所述多边形和所述禁止图案；将修改的多边形条纹化为子区，其中，条纹化所述修改的多边形包括:找到所述禁止图案作为参考层，利用所述参考层形成OR层或NOT层，和通过避免缝合所述OR层或所述NOT层的所述禁止图案来缝合所述修改的多边形；将条纹化的多边形转换为电子束写入格式数据；以及通过电子束写入装置将电子束写入格式的多边形与在衬底上。
[0019]在该方法中，避免缝合所述参考层的所述禁止图案包括:移动缝合线远离所述禁止图案大约Onm到200nm。
[0020]该方法进一步包括:如果所缝合的多边形小于大约200nm，则合并所缝合的多边形以形成原始修改的多边形。
[0021]根据本发明的又一方面，提供了一种图案化衬底的方法，所述方法包括:接收包括具有多边形和禁止图案的图案层的集成电路(IC)设计布局数据；使用电子邻近校正(EPC)技术修改所述多边形和所述禁止图案；将修改的多边形条纹化为子区，其中，条纹化所述修改的多边形包括:找到所述禁止图案作为参考层，和通过避免缝合所述参考层的所述禁止图案来缝合所述修改的多边形，其中，避免缝合所述参考层的所述禁止图案包括移动缝合线远离条纹化边界线；将条纹化的多边形转换为电子束写入格式数据；以及通过电子束写入装置将电子束写入格式的多边形写在衬底上。
[0022]该方法进一步包括:通过沿着所述条纹化边界线检查所述禁止图案来设置所述缝合线，其中，如果所述条纹化边界线没有遇到所述禁止图案，则所述缝合线叠加在所述条纹化边界线上，或者如果所述条纹化边界线遇到所述禁止图案，则移动所述缝合线远离所述条纹化边界线大约Onm到200nm。
[0023]该方法进一步包括:沿着所述条纹化边界线缝合所述修改的多边形，以及如果缝合点落在所述参考层的所修改的禁止图案上，则移动所述缝合点远离所述条纹化边界线大约 Onm 到 200nm。
[0024]该方法进一步包括:如果所缝合的多边形小于大约200nm，则合并所缝合的多边形以形成原始修改的多边形。
【专利附图】
【附图说明】[0025]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
[0026]图1示出了用于实施本发明的一个或多个实施例的电子束光刻系统的原理图。
[0027]图2是根据本发明的一个或多个实施例的电子束写入系统中的集成电路(IC)设计数据流的流程图。
[0028]图3是根据本发明的一个或多个实施例的条纹化器件区的原理图。
[0029]图4是用于实施本发明的一个或多个实施例的电子束写入系统中的两个分区的边界处的对接误差的实例。
[0030]图5是缝合用于实施本发明的一个或多个实施例的器件的实例。
[0031]图6是缝合用于实施本发明的一个或多个实施例的器件的多边形的流程图。
[0032]图7和图8示出了缝合用于实施本发明的一个或多个实施例的器件的多边形的实例。
[0033]图9是合并用于实施本发明的一个或多个实施例的器件的多边形的实例。
[0034]图10是缝合用于实施本发明的一个或多个实施例的器件的多边形的流程图。
[0035]图11示出了缝合用于实施本发明的一个或多个实施例的器件的多边形的实例。
[0036]图12是缝合用于实施本发明的一个或多个实施例的器件的多边形的流程图。
[0037]图13示出了缝合用于实施本发明的一个或多个实施例的器件的多边形的实例。
[0038]图14是缝合用于实施本发明的一个或多个实施例的器件的多边形的流程图。
【具体实施方式】
[0039]以下发明提供了用于实施本发明的不同部件的许多不同的实施例或实例。以下描述部件和布置的特定实例以简化本发明。当然，这些仅仅是实例并不打算限定。例如，以下描述中第一部件形成在第二部件上方或上可包括其中第一部件和第二部件以直接接触的形式形成的实施例，并且也可包括其中额外的部件形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。此外，本发明可以在各个实例中重复参考数字和/或字母。该重复是为了简明和清楚的目的，而且其本身没有规定所述各种实施例和/或结构之间的关系。
[0040]现在参考图1，电子束光刻系统100是能得益于本发明的一个或多个实施例的系统的实例。电子束写入系统100包括电子源102、电子光学镜筒104、电子束106、腔室108、泵单元110、载物台112、衬底114和形成在衬底114上方的抗蚀膜116。然而，其他结构和包含器件或省略器件是可能的。在本实施例中，电子束光刻系统也被称为电子束写入装置(electron beam writer)或电子束写入装置(e-beam writer)。电子源102通过将导电材料加热到很高的温度或者通过将足够强的电场施加给穿过功函势垒(场发射源)的电子隧道来提供从导电材料中发射的多个电子，其中，电子具有足够的能量克服功函势垒并且脱离导电材料(热电子源)。电子光学镜筒104包括多个电磁光圈、静电透镜、电磁透镜、成形偏转器和单元选择偏转器；并且提供用于系统电子束106，诸如多个高斯斑电子束、多个可变成形电子束以及多个单元投影电子束。腔室108包括晶圆加载和卸载单元；并且当将晶圆加载到系统中和从系统中卸载晶圆时，提供晶圆传输，而无需中断电子束光刻系统100的操作。泵单元110包括多个泵和过滤器；为电子束光刻系统100提供高真空环境。载物台112包括多个电机、辊式导轨和工作台；通过真空将衬底114固定在载物台112上；并且在位于电子光刻系统100中的衬底114的聚集、调整(leveling)和曝光操作期间，提供衬底114在X、Y和Z方向上的准确位置和运动。
[0041]继续本实施例，为了电子束106曝光，将沉积有抗蚀膜116的衬底114加载到载物台112上。在本发明中，抗蚀剂也被称为光刻胶、电子束抗蚀剂、抗蚀膜和光刻胶膜。衬底114包括晶圆衬底或者还体掩|旲衬底。晶圆衬底包括娃晶圆。可选地或者另外地，晶圆可以包括:元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括 SiGe、GaAsP、AlInAs, AlGaAs, GaInAs, GaInP 和 / 或 GaInAsP。在又一可选实施例中，晶圆是绝缘体上半导体(SOI)。可以在晶圆上沉积多个导电的或者非导电的薄膜。例如，导电薄膜可以包括金属，诸如铝(Al)、铜(Cu)、钨(W)、镍(Ni)、钛(Ti)、金(Au)、钼(Pt)和这些金属合金。绝缘体膜可以包括氧化硅和氮化硅。毛坯掩模衬底可以包括诸如石英、硅、碳化硅和硅氧化钛氧化物的低热膨胀材料。
[0042]现在参考图2，方法200包括根据本发明的一个或多个实施例使用电子束光刻系统100曝光沉积在衬底上的抗蚀膜。首先，方法200从步骤202开始，从设计者接收集成电路(IC)设计布局数据。设计者可以是独立的设计室或者可以是根据IC设计布局数据制造IC产品的半导体制造厂(工厂)的部分。IC设计布局包括将要形成在衬底中的各种IC部件(也被称为主部件)，诸如有源区、隔离区、栅电极、源极和漏极、用于接合焊盘的层间互连件和开口的金属线或通孔。IC设计布局图案包括多个图案层。以⑶S文件格式表示典型的IC设计布局数据。在本发明中，部件也被称为多边形。方法200继续至步骤204，其中，实施电子邻近校正(EPC)工艺。电子束光刻系统100中的邻近效应是指通过入射束的均匀曝光可以引起图案区内实际接收曝光的不均匀分布。电子束的不均匀分布是通过来自衬底的电子散射引起的。EPC是由于来自衬底的电子散射对临界尺寸(CD)的补偿工艺。EPC工艺可以包括尺寸偏差校正、形状校正、剂量校正和背景剂量均衡(GHOST)校正。在步骤204中实施EPC之后，方法200继续至用于条纹化工艺的步骤206。在步骤206的条纹化工艺中，EPC修改的设计布局数据划分为多个条纹或者子区。子区可以进一步地划分为多个次-子区。在本发明中，为了简化，该子区也被称为次-子区。步骤206还包括为每个条纹或者子区分配电子束。在步骤206的条纹化工艺之后，方法200继续至用于执行电子束数据工艺的步骤208。步骤208包括检查带状的IC设计布局的误差，然后将带状的IC设计布局数据转换为电子束写入格式数据。步骤208还包括最小化要分配给条纹或子区的电子束之间的差异，诸如束剂量校正、束移动校正、束比例校正和束旋转校正。在步骤208之后，方法200继续至步骤210，其中，通过电子束光刻系统100将IC设计布局图案写到衬底上。在本发明中，将图案写到衬底上也被称为用图案化的电子束曝光衬底或扫描衬底。对于方法200的附加实施例来说，可以在方法200之前、期间和之后提供额外的步骤，并且可以替换、去除或者前后移动所述的一些步骤。
[0043]在如图1所示的电子束光刻系统100中，例如，电子束106可以偏转2um。为了写区域或衬底，在将图案写到衬底上的过程中，使用多条电子束并且移动电子束光刻系统100的载物台112。在本实施例中，载物台112在Y方向移动并且同时电子束106在X方向偏转。每条电子束106都覆盖一个条纹或一个子区。在一个实施例中，例如，应用13，000条电子束写区域尺寸为26X33mm的IC电路。
[0044]现在参考图3，根据本发明的一个或多个实施例，示出了条纹化器件300的实例。器件300包括区域302和多个条纹304。然而，器件的其他结构是可能的。在本实施例中，区域302包括位于晶圆衬底上的掩模布局或者IC电路区域。如图3所示，区域302被划分为多个条纹304或者子区。每个条纹304都分配有一条图案化的电子束。因此，通过多条图案化的电子束扫描区域302。在电子束光刻系统100中，通过用多条图案化的电子束逐条扫描衬底，将IC设计布局图案直接写在沉积在衬底上的抗蚀膜上。持续扫描直到整个衬底被图案化为止。因为一些图案延伸到条纹边界或者子区边界外部，所以可以在子区边界处产生对接误差。
[0045]现在参考图4，根据本发明的一个或多个实施例，示出了位于一个条纹边界处或者一个子区边界处的抗蚀剂图案误差400的实例。图案402是预期图案。图案402横跨两个条纹。条纹边界线404划分两个条纹。通过在两个相邻子区中两条电子束扫描来形成图案402。图案406是通过两条电子束扫描产生的实际最终图案。如图4所示，应该注意，图案406可能包括⑶和重叠问题。
[0046]现在参考图5，根据本发明的一个或多个实施例示出了缝合器件500的实例。器件500包括多边形502a-b和禁止图案504a_c。然而，其他结构和包含或省略的器件是可能的。在本发明中，缝合器件也被称为条纹化器件。在本发明中，多边形502a-b可以包括金属线，而禁止图案(forbidden pattern) 504a_c可以包括连接层间金属线的通孔或者接触件。在一个实施例中，可以在形成多边形502a-b之前或者形成多边形502a-b之后形成禁止图案504a_c。在另一个实施例中，可以在形成多边形502a_b的相同层处形成禁止图案504a_c。如图5所示，多边形502a和502b横跨条纹边界线506。条纹缓冲边界线508分别位于条纹边界线506的两侧。条纹边界线506和条纹缓冲边界线508之间的距离约为条纹宽度的10%，例如，大约0.2μπι。因此，条纹缓冲区的宽度为约0.4μπι。如图5所示，如果沿着条纹边界线506缝合器件500，则禁止图案504b被划分为两个不同的条纹。分开的禁止图案504b可以导致如图4所示的⑶或者重叠问题。因此，缝合线510远离禁止图案504c移动以避免缝合禁止图案504c。在一个实例中，缝合线510远离条纹边界线O到200nm。在本发明中，条纹的宽度和相关的缓冲区宽度不固定并且改变IC设计布局数据和工艺优化。在这个实例中，条纹的宽度约为2um而缓冲区宽度约为条纹宽度的10%。
[0047]现在参考图6，根据本发明的一个或多个实施例，示出了缝合器件650的多边形的方法600。图7所示的器件650包括参考层的多边形652和禁止图案654、656和658。然而，器件的其他结构是可能的。方法600从步骤602开始，其中，如图7所示，找到器件650的参考层的多边形652和禁止图案654、656和658。方法600继续至步骤604，其中，对于多边形652或者对于禁止图案654、656和658添加或者减去偏移量。在本实施例中，偏移量可以在大约O至IOOOnm范围内。偏移量可以在x(水平)方向，或在y(垂直)方向，或同时在X和y方向。可以在如在方法200的步骤204中所示的EPC工艺中实施步骤604。方法600继续至步骤606，其中，通过添加偏移多边形652a和偏移禁止图案654a、656a和658a来形成如图8示出的OR层670。方法600继续至步骤608，其中，在OR层670上设置缝合点。在本实施例中，如图8所示，只要缝合点672a-c没有设置在偏移禁止图案654a、656a或658a上，缝合点就可以设置在缝合点672a、缝合点672b或者缝合点672c处。在一个实施例中，可以远离条纹边界线O至约200nm的范围内设置缝合点672a_c。方法600继续至步骤610，其中，在缝合点672a、缝合点672b或者缝合点672c处缝合偏移多边形652a。
[0048]如图9所示，器件650的偏移多边形662没有与任何禁止图案重叠。然而，多边形662的一端邻近条纹边界线506。例如，在条纹边界线506处缝合多边形662并且生成了较小的缝合多边形662a。因为较小的缝合多边形662a，可以引起如图4所示的对接误差。因此，方法600继续至步骤612，其中，评估缝合多边形662a的尺寸。如果缝合多边形662a的尺寸X小于或等于200nm，则方法600继续至步骤614，其中，合并缝合多边形662a以形成原始多边形662。如果缝合多边形662a的尺寸X大于200nm，则方法600继续至步骤616，以完成缝合多边形662。对于方法600的附加实施例，在方法600之前、期间和之后可以提供额外的步骤，并且替换、去除或者前后移动所述的一些步骤。
[0049]现在参考图10，根据本发明的一个或多个实施例，示出了缝合器件650的多边形的方法700。方法700从步骤702开始，其中，如图7所示，找到参考层的多边形652和禁止图案654、656和658。方法700继续至步骤704，其中，对于器件650的多边形652添加或者减去偏移量以形成偏移多边形652b。步骤704也包括通过从器件650的参考层的禁止图案654、656和658减去偏移量来形成NOT图案654b、656b和658b。在本实施例中，偏移量的范围可以为大约O到lOOOnm。偏移量可以在x(水平)方向，或在y (垂直)方向，或同时在X和y方向。方法700继续至步骤706，其中，如图11所示，通过偏移多边形652b和NOT图案654b、656b和658B来形成OR层750。OR层750包括偏移多边形652b，和NOT图案654b、656b和658b。方法700继续至步骤708，其中，在OR层750上设置缝合点752a_c。在本实施例中，如图11所示，只要缝合点752a-c没有设置在NOT图案654b、656b和658b上，缝合点就可以设置在缝合点752a、缝合点752b，或者缝合点752c。在一个实施例中，可以远离条纹边界线O至约200nm范围内设置缝合点752a_c。方法700继续至步骤710，其中，缝合偏移多边形652b。在步骤710之后，方法700继续至步骤712，其中，如图9所示，估计缝合多边形662a的尺寸。如果缝合多边形662a的尺寸X小于或等于200nm，则方法700继续至步骤714，其中，合并缝合多边形662a以形成原始多边形662。如果缝合多边形662a的尺寸X大于200nm，则方法700继续至步骤716，以完成缝合多边形662。对于方法700的附加实施例，在方法700之前、期间和之后可以提供额外的步骤，并且可以替换、去除或者前后移动所述的一些步骤。
[0050]现在参考图12，根据本发明的一个或多个实施例，示出了缝合器件850的多边形的方法800。如图13所示的器件850包括来自参考层的多边形852a-c和禁止图案854a_i。然而，器件的其他结构是可能的。方法800从步骤802开始，其中，找到如图13所示的参考层的多边形852a-c和禁止图案854a-1。方法800继续至步骤804，其中，形成缝合线860以缝合多边形852a、852b和852c。步骤804包括沿着条纹边界线506形成缝合线860。如果条纹边界线506没有横跨禁止图案，则缝合线860叠加在条纹边界线506上。然而，如果条纹边界线506横跨禁止图案，缝合线860远离条纹边界线506以避免缝合禁止图案。例如，如图13所示，条纹边界线506跨禁止图案854b，例如，缝合线860远离条纹边界线506移动O至大约200nm，以避免缝合禁止图案854b。在一个实例中，条纹边界线506没有横跨禁止图案，当如图13所示缝合多边形852b时，缝合线860叠加在条纹边界线506上。在另一个实例中，条纹边界线506横跨禁止图案845h，如图13所示，缝合线860远离条纹边界线506以避免缝合禁止图案854h。
[0051]如图12所示，在步骤804之后，方法800继续至步骤806，其中，如图13所示，通过缝合线860缝合多边形852a-c。方法800继续至步骤808，其中，估计如图9所示的缝合多边形的尺寸。如果缝合多边形662a的尺寸X小于或等于约200nm，则方法800继续至步骤810，其中，合并缝合多边形662a以形成原始多边形662。如果缝合多边形662a的尺寸X大于约200nm，则方法800继续至步骤812，其中，完成缝合多边形662。对于方法800的附加实施例来说，在方法800之前、期间和之后可以提供额外的步骤，并且可以替换、去除或者前后移动所述的一些步骤。
[0052]现在参考图14，根据本发明的一个或多个实施例示出了缝合器件850的多边形的方法900。方法900从步骤902开始，其中，找到如图13所示的参考层的多边形852a-c和禁止图案854a-1。步骤902也包括通过添加添加偏移量来调节参考层的多边形852a_c和禁止图案854a-1。偏移量可以添加在X(水平)方向，或在Y(垂直)方向，或在两个方向。偏移量在O至大约IOOOnm的范围。方法900继续至步骤904，其中，如图13所示，沿着条纹边界线506缝合多边形。同时，方法900继续至步骤906，其中，检查缝合点是否落在参考层的禁止图案上。如果缝合点落在参考层的禁止图案上，则方法900继续至步骤908，其中，通过远离条纹边界线506移动来找到另一个缝合点，然后继续至步骤904，其中，缝合多边形。缝合点可以远离条纹边界线506移动大约O至200nm。如果缝合点没有落在参考层的禁止图案上，则方法900继续至步骤910，其中，估计如图9所示的缝合多边形的尺寸。如果缝合多边形662a的尺寸X小于或等于200nm，则方法900继续至步骤912，其中，合并缝合多边形662a以形成原始多边形662。如果缝合多边形662a的尺寸X大于200nm(该值随缓冲区宽度变化)，则方法900继续至步骤914，其中，完成缝合多边形662。对于方法900的附加实施例，可以在方法900之前、期间和之后提供额外的步骤，并且可以替换、去除或者前后移动所述的一些步骤。
[0053]以上概述了条纹化IC电路的区域以曝光沉积在衬底上的抗蚀膜的若干实施例的特征。不同的实施例可以具有不同的优点，并且没有特定优点是任何实施例都需要具备的。
[0054]因此，本发明描述了通过电子束光刻系统形成图案的方法。方法包括:接收具有多边形和禁止图案的集成电路(IC)设计布局数据，使用电子邻近校正(EPC)技术修改多边形和禁止图案，将修改的多边形条纹化为子区，将条纹化多边形转换为电子束写入格式数据，以及通过电子束写入装置将电子束曝光写入格式化多边形写到衬底上。条纹化修改的多边形包括找到作为参考层的修改的禁止图案，以及通过避免缝合修改的禁止图案来缝合修改的多边形。通过EPC修改多边形和禁止图案包括向或者从多边形或者禁止图案在水平方向、或者垂直方向或者两个方向上添加或者减去偏移量。偏移量包括大约O到lOOOnm。条纹化修改的多边形包括由修改的多边形和修改的禁止图案形成OR层，以及通过避免缝合OR层的禁止图案来缝合修改的多边形。条纹化修改的多边形包括通过由修改的多边形和修改的禁止图案形成NOT层，以及通过避免缝合NOT层的禁止图案来缝合修改的多边形。条纹化修改的多边形包括通过检查禁止图案来沿着条纹边界线设置缝合线，以及如果条纹边界线横跨修改的禁止图案，则远离条纹边界线移动缝合线。条纹化修改的多边形包括沿着条纹间距边界线缝合修改的多边形，以及如果缝合点落在修改的禁止图案上，则远离条纹边界线移动缝合线。避免缝合修改的禁止图案包括距离禁止图案约O到200nm的位置处设置缝合线。方法进一步包括如果缝合多边形小于200nm，则将缝合多边形与原始修改的多边形合并。
[0055]本发明还描述了通过电子束光刻系统形成图案的方法。方法包括:接收具有多边形和禁止图案的集成电路(IC)设计布局数据，使用电子邻近校正(EPC)技术修改多边形和禁止图案，将修改的多边形条纹化成子区，将带状的多边形转换为电子束写入格式数据，以及通过电子束写入装置将电子束写入格式的多边形写到衬底上。条纹化修改的多边形包括找到作为参考层的禁止图案，用参考层形成OR层或者NOT层，以及通过避免缝合OR层或者NOT层的禁止图案来缝合修改的多边形。避免缝合参考层的禁止图案包括远离禁止图案移动缝合线大约O到200nm。方法也包括如果缝合多边形小于200nm，则合并缝合多边形以形成原始修改的多边形。
[0056]在另一个实施例中，提出了通过电子束光刻系统形成图案的方法。方法包括接收包括具有多边形和禁止图案的图案层的集成电路(IC)设计布局数据，使用电子邻近校正(EPC)技术来修改多边形和禁止图案，将修改的多边形条纹化为子区，将带状的多边形转换为电子束写入格式数据，以及通过电子束写入装置将电子束写入格式的多边形写到衬底上。条纹化修改的多边形包括找到作为参考层的禁止图案，以及通过远离条纹边界线移动缝合线避免缝合参考层的禁止图案来缝合修改的多边形。条纹化修改的多边形进一步包括通过沿着条纹间距边界线检查禁止图案来设置缝合线。如果条纹边界线没有遇到禁止图案，则缝合线叠加在条纹边界线上，或者如果条纹边界线遇到禁止图案，则远离条纹边界线移动缝合线大约O至200nm。方法进一步包括沿着条纹边界缝合修改的多边形，以及如果缝合点落在参考层的修改的禁止图案上，则远离条纹边界线移动缝合点大约O到200nm。方法也包括如果缝合多边形小于200nm，则合并缝合多边形以形成原始修改的多边形。
[0057]以上概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的多个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
【权利要求】
1.一种图案化衬底的方法，所述方法包括: 接收包括具有多边形和禁止图案的图案层的集成电路(IC)设计布局数据； 使用电子邻近校正(EPC)技术修改所述多边形和所述禁止图案； 将修改的多边形条纹化为子区，其中，条纹化所述修改的多边形包括: 将修改的禁止图案用作参考层，和 通过避免缝合所述修改的禁止图案来缝合所述修改的多边形； 将条纹化的多边形转换为电子束写入格式数据；以及 通过电子束写入装置将电子束写入格式的多边形写到衬底上。
2.根据权利要求1所述的方法，其中，通过所述EPC修改所述多边形和所述禁止图案包括在水平方向、垂直方向或者两个方向上向/从所述多边形和所述禁止图案添加/减去偏移量。
3.根据权利要求2所述的方法，其中，所述偏移量为大约Onm到lOOOnm。
4.根据权利要求1所述的方法，其中，条纹化所述修改的多边形包括:通过所述修改的多边形和所述修改的禁止图案来形成OR层。
5.根据权利要求4所述的方法，进一步包括:缝合所述修改的多边形以及避免缝合所述OR层的所述禁止图案。
6.根据权利要求1所述的方法，其中，条纹化所述修改的多边形包括:通过所述修改的多边形和所述修改的禁止图 案形成NOT层。
7.根据权利要求6所述的方法，进一步包括:通过避免缝合所述NOT层的所述禁止图案来缝合所述修改的多边形。
8.根据权利要求1所述的方法，其中，条纹化所述修改的多边形包括:通过检查所述禁止图案来沿着条纹化边界线设置缝合线。
9.一种图案化衬底的方法，所述方法包括: 接收包括具有多边形和禁止图案的图案层的集成电路(IC)设计布局数据； 使用电子邻近校正(EPC)技术修改所述多边形和所述禁止图案； 将修改的多边形条纹化为子区，其中，条纹化所述修改的多边形包括: 找到所述禁止图案作为参考层， 利用所述参考层形成OR层或NOT层，和 通过避免缝合所述OR层或所述NOT层的所述禁止图案来缝合所述修改的多边形； 将条纹化的多边形转换为电子束写入格式数据；以及 通过电子束写入装置将电子束写入格式的多边形写在衬底上。
10.一种图案化衬底的方法，所述方法包括: 接收包括具有多边形和禁止图案的图案层的集成电路(IC)设计布局数据； 使用电子邻近校正(EPC)技术修改所述多边形和所述禁止图案； 将修改的多边形条纹化为子区，其中，条纹化所述修改的多边形包括: 找到所述禁止图案作为参考层，和 通过避免缝合所述参考层的所述禁止图案来缝合所述修改的多边形，其中，避免缝合所述参考层的所述禁止图案包括移动缝合线远离条纹化边界线； 将条纹化的多边形转换为电子束写入格式数据；以及通过电子束写入装置将电子束写入格式的多边形写在衬底上 。
【文档编号】G03F1/36GK103488042SQ201210365270
【公开日】2014年1月1日 申请日期:2012年9月26日 优先权日:2012年6月8日
【发明者】王宏钧, 林子钦, 林家吉, 郑年富, 陈政宏, 黄文俊, 刘如淦 申请人:台湾积体电路制造股份有限公司