光刻板及掩模修正方法与流程

本发明涉及半导体技术领域，特别涉及一种光刻板及掩模修正方法。

背景技术：

集成电路制造技术是一个复杂的工艺，技术更新很快。表征集成电路制造技术的一个关键参数为最小特征尺寸，即关键尺寸(criticaldimension，cd)，正是由于关键尺寸的减小，才使得每个芯片上设置百万个器件成为可能。

光刻技术是集成电路制造工艺发展的驱动力，也是最为复杂的技术之一。相对与其它单个制造技术来说，光刻技术的提高对集成电路的发展具有重要意义。在光刻工艺开始之前，首先需要将图案通过特定设备复制到掩膜版上，然后通过光刻设备产生特定波长的光将掩膜版上的图案结构复制到生产芯片的硅片上。但是由于半导体器件尺寸的缩小，在将图案转移到硅片的过程中会发生失真现象，如果不消除这种失真现象会导致整个制造技术的失败。

因此，为了解决该问题，需要对掩膜版进行光学临近修正(opticalproximitycorrection，opc)。其中，opc方法即为对光刻掩膜版进行光刻前预处理，进行预先修改，使得修改补偿的量正好能够补偿曝光系统造成的光学邻近效应。

在opc过程中，通常在掩膜版上形成目标图案以及散射条(scatteringbar，sbar)。如图1所示，在基底1上形成图案化的掩模2，同时还在基底1上形成散射条3，由此来实现opc。但是这种方式将散射条设置在基底上，从而会对掩模图案的处理造成干扰，因此会带来沉积损失的风险，进而导致掩模报废，并延长修正时间。

技术实现要素：

本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了新的技术方案。

本发明一个实施例的目的之一是：提供一种掩模修正方法。本发明一个实施例的目的之一是：提供一种光刻板。通过将散射条嵌入光刻板的基底中，从而可有效避免散射条对掩模图案的影响，降低沉积损失，提高修正效果，并缩短修正时间。

根据本发明的第一方面，提供了一种掩模修正方法，包括以下步骤：

在基底上形成图案化的掩模；

根据掩模确定在基底上嵌入散射条的位置；

在位置设置开口；

将散射条嵌入到开口中。

在一个实施例中，根据掩模确定在基底上嵌入散射条的位置包括：

通过对掩模进行光学成像模拟，以确定会发生缺陷的掩模图案；

根据掩模图案确定嵌入散射条的位置。

在一个实施例中，根据掩模图案确定嵌入散射条的位置包括：

判断掩模图案的缺陷大小是否在指定范围内；

若缺陷大小在指定范围内，则根据掩模图案的形状确定嵌入散射条的位置。

在一个实施例中，指定范围为10nm-25nm。

在一个实施例中，在掩模图案为长条形图案的情况下，位置位于掩模图案和相邻掩模图案之间。

在一个实施例中，位置位于掩模图案和相邻掩模图案的中间。

在一个实施例中，位置位于掩模图案会发生缺陷的一侧。

在一个实施例中，在掩模图案为方形图案的情况下，位置位于掩模图案的内部。

在一个实施例中，位置位于掩模图案的中心。

在一个实施例中，在位置设置开口包括：

从基底的上表面向下刻蚀，以便形成开口。

根据本发明的另一方面，提供一种光刻板，包括：

基底；

位于基底上的图案化掩模；以及

嵌入基底的散射条。

在一个实施例中，在会发生缺陷的掩模图案为长条形图案的情况下，散射条的嵌入位置位于掩模图案和相邻掩模图案之间。

在一个实施例中，散射条的嵌入位置位于掩模图案和相邻掩模图案的中间。

在一个实施例中，位置位于掩模图案会发生缺陷的一侧。

在一个实施例中，在会发生缺陷的掩模图案为方形图案的情况下，散射条的嵌入位置位于掩模图案的内部。

在一个实施例中，散射条的嵌入位置位于掩模图案的中心。

通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。

附图说明

构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：

图1是现有技术中设置散射条的示意图。

图2是示意性地示出根据本发明一些实施例的掩模修正方法的示意图。

图3a-图3c是示意性地示出根据本发明一些实施例的光刻板的制造过程中一个阶段的结构示意图。

图4示意性地示出根据本发明一些实施例的散射条位置选择示意图。

图5a和图5b示意性地示出根据本发明一些实施例的模拟晶圆光学成像结果示意图。

图6示意性地示出根据本发明一些实施例的散射条位置选择示意图。

图7a和图7b示意性地示出根据本发明一些实施例的模拟晶圆光学成像结果示意图。

具体实施方式

现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。

同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。

在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

图2为本发明掩模修正方法一个实施例的示意图。如图2所述，本实施例的方法步骤包括：

步骤201，在基底上形成图案化的掩模。

步骤202，根据掩模确定在基底上嵌入散射条的位置。

其中，可通过对掩模进行光学成像模拟，以确定会发生缺陷的掩模图案，进而根据掩模图案确定嵌入散射条的位置。

即，通过对掩模进行光学成像模拟，可以确定出掩模中的那些图案可能会发生缺陷。由于通过光学成像模拟是本领域技术人员所了解的，因此这里不展开描述。

可选地，根据掩模图案确定嵌入散射条的位置可包括：

首先判断掩模图案的缺陷大小是否在指定范围内，若缺陷大小在指定范围内，则根据掩模图案的形状确定嵌入散射条的位置。若缺陷大小超出指定范围，则无需进行相应的散射条修正处理，即无需将散射条嵌入到基底中。

可选地，上述指定范围为10nm-25nm。

发明人通过研究发现，若缺陷值小于10nm，在这种情况下成像结果均在规定范围内，因此无需进行散射条修正处理。若缺陷值大于25nm，在这种情况下即便进行散射条修正处理，修正效果也不显著。

可选地，在掩模图案为长条形图案的情况下，所确定的位置可位于掩模图案和相邻掩模图案之间。优选地，所确定的位置可位于掩模图案和相邻掩模图案的中间。

其中，所确定的位置可位于掩模图案会发生缺陷的一侧，由此可进一步提高修正效果。

可选地，在掩模图案为方形图案的情况下，位置位于掩模图案的的内部。优选地，位置可位于掩模图案的的中心。

步骤203，在确定的位置上设置开口。

可选地，从基底的上表面向下刻蚀，以便形成开口。

步骤204，将散射条嵌入到开口中。

即，通过在开口中进行相关处理，以形成散射条。

根据本发明上述实施例提供的掩模修正方法，通过将散射条嵌入光刻板的基底中，从而可有效避免散射条对掩模图案的影响，降低沉积损失，并缩短修正时间。

下面通过具体示例对本发明进行说明。

如图3a所示，在诸如石英的基底1上形成图案化的掩模2。

如图3b所示，通过对掩模2进行光学成像模拟，以确定会发生缺陷的掩模图案，并根据掩模图案确定嵌入散射条的位置，进而在所确定的位置上设置开口31。

可选地，从基底1的上表面向下刻蚀，以便形成开口31。

如图3c所示，在开口31中形成散射条32。

在根据掩模图案确定嵌入散射条的位置时，若掩模图案为长条形图案的情况下，所确定的位置可位于掩模图案和相邻掩模图案的中间。

如图4所示，掩模图案为长条形。若经过光学成像模拟，发现掩模图案21会发生缺陷，则将嵌入散射条32的位置设置在掩模图案21和与其相邻的掩模图案22之间。优选地，该位置可位于掩模图案21和与其相邻的掩模图案22的中间。

可选地，考虑到缺陷4会发生在掩模图案21的右侧，因此可将嵌入散射条32的位置设置在掩模图案21的右侧，从而可进一步提高修正效果。

通过测试，缺陷4会发生在掩模图案21的右侧，将嵌入散射条32的位置设置在掩模图案21和与其右侧相邻的掩模图案22的正中，如图4所示，在这种情况下会使得周围的成像最为稳定。

图5a和图5b给出了一个具体示例。在掩模图案为长条形图案的情况下，由于掩模图案51存在缺陷，因此得到的模拟晶圆光学成像结果也受到影响，如图5a所示。

而在图5b中，针对掩模图案51右侧存在缺陷的情况，在掩模图案51和其右侧掩模图案的中间的基底上嵌入散射条52，从而使得模拟晶圆光学成像结果受到该缺陷的影响得到改善。

需要说明的是，对于模拟晶圆光学成像结果来说，若结果为100％，则表明模拟晶圆光学成像结果完美匹配，通常可接收的范围是在90％～110％之间。

在图5a中，模拟晶圆光学成像结果为118％，采用本发明所提出的方案嵌入散射条后，图5b中的模拟晶圆光学成像结果为105％。显然，通过采用本发明所给出的方案，极大地改善了掩模图案中缺陷对模拟晶圆光学成像结果的影响。

此外，在掩模图案为方形图案的情况下，所确定的位置可位于掩模图案的中心。

如图6所示，掩模图案为长条形。若经过光学成像模拟，发现掩模图案61会发生缺陷，则将嵌入散射条62的位置设置在掩模图案61的内部。优选地，可将该位置设置在掩模图案61的中心。

图7a和图7b给出了一个具体示例。在掩模图案为长条形图案的情况下，由于掩模图案71存在缺陷，因此得到的模拟晶圆光学成像结果也受到影响，如图7a所示。

而在图7b中，针对掩模图案71存在缺陷的情况，在掩模图案71中心的基底上嵌入散射条72，从而使得模拟晶圆光学成像结果受到该缺陷的影响得到改善。

通过计算得知，在图7a中，模拟晶圆光学成像结果为114％，采用本发明所提出的方案嵌入散射条后，图7b中的模拟晶圆光学成像结果为97％。显然，通过采用本发明所给出的方案，极大地改善了掩模图案中缺陷对模拟晶圆光学成像结果的影响。

这里需要说明的是，当掩模图案的缺陷值小于10nm，在这种情况下成像结果均在规定范围内，因此无需进行散射条修正处理。若缺陷值大于25nm，在这种情况下即便进行散射条修正处理，修正效果也不显著。因此在进行处理前，需要先对掩模图案的缺陷大小进行判断，仅在掩模图案的缺陷大小在指定范围内(即，10nm-25nm)，才会按照本发明所给出的方案确定散射条在基底上的嵌入位置。

本发明还公开一种光刻板，如图3c所示。其中，光刻板包括基底1、位于基底1上的图案化掩模2、以及嵌入基底1的散射条32。

其中，在会发生缺陷的掩模图案为长条形图案的情况下，散射条的嵌入位置位于掩模图案和相邻掩模图案之间。优选地，散射条的嵌入位置位于掩模图案和相邻掩模图案的中间。

可选地，所确定的位置位于掩模图案会发生缺陷的一侧，如图4所示。

此外，在会发生缺陷的掩模图案为方形图案的情况下，散射条的嵌入位置位于掩模图案内部。可选地，散射条的嵌入位置位于掩模图案的中心，如图6所示。

本发明通过将散射条嵌入光刻板的基底中，从而可有效避免散射条对掩模图案的影响，降低沉积损失，提高修正效果，并缩短修正时间。

至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。

虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。