一种半导体器件的制造方法与流程

本发明涉及半导体制造领域，特别涉及一种半导体器件的制造方法。

背景技术：

随着半导体芯片的制程节点降低至20纳米及以下，关键图层的转移已经越来越重要，特别是存储器后道工艺的金属层制作、鳍式晶体管(FinFET)的Fin制作等。

随着要转移的关键图层的周期越来越小，制作精度、套刻精度成为制约半导体制造中良品率的主要因素之一。例如，为将如图1所示的图形转移到待刻蚀层，传统的SADP制造过程如图2至7所示，首先，在包含前层结构的衬底50上依次形成待刻蚀层40、第一掩膜层30、第一图形210，如图2所示；旋涂一阻挡层25，保证旋涂后表面平整度最佳；沉积或旋涂第三掩膜层20和光刻胶层10，并光刻形成裁剪图形230，如图3所示，裁剪图形230具有不同的尺寸和周期；继续刻蚀第一掩膜层20和阻挡层25，露出第一图形210和第一掩膜层30，如图4、图5所示；去除光刻胶层10和第二掩膜层20，如图6所示，刻蚀第一掩膜层30和待刻蚀层40，并分别去除第一图形210、裁剪图形230和第一掩膜层30，如图7所示。随着第一图形210的宽度越来越小，一旦套刻容差不小于第一图形210的宽度的2倍时，例如关键尺寸为30nm时，套刻容差应小于15nm，否则将会出现最终线条宽度不一致现象，或本不该出现线条的地方出现线条，如图8所示。这是由于理想情况下，裁剪图形230的边缘应位于第一图形210的中间位置，以获取最大的套刻容差。当裁剪图形230与第一次图形210之间的套刻容差大于第一次图形210宽度的一半时，一旦套刻偏差接近套刻容差的最大值或超出套刻容差时，导致某些裁剪图形覆盖到周围图形，造成最终金属线条或注入尺寸减小，或本应断开的金属线条/注入图形之间存在金属/注入连线等现象。

解决现有技术不足的一种常用方法，是尽可能多地收集不同图形转移刻蚀余量数据。但是该方法面临的问题有：目前普遍采用收集数据等方法进行刻蚀补偿，尚不具备精确仿真刻蚀效应和刻蚀余量的能力；收集数据需要在成熟的光刻工艺和刻蚀工艺稳定之后才能有效进行，并且需要反复多次收集数据，进行掩模版图修正，相应地需要多块掩模版；实际应用过程中，如果刻蚀工艺、材料、光刻尺寸等发生变化，则需要重新收集数据，重新制版，面临巨大的研发投入和时间成本等。

技术实现要素：

本发明旨在解决现有成像技术对套刻精度要求极高的问题，提供一种半导体器件的制造方法，能有效增加套刻工艺的套刻容差，以提高关键图形的均匀性和准确性。

本发明提供了一种半导体器件的制造方法，包括步骤：

提供衬底，所述衬底上依次形成有待加工层、第一掩膜层、第一图形，所述第一图形包括关键尺寸图形；

形成第一阻挡层，所述第一阻挡层厚度不超过第一图形中最邻近图形的间距的一半；

填充凹槽以形成具有平整表面的第二阻挡层，并在表面之上形成第二图形；

以第二图形为掩膜进行刻蚀，直至暴露待加工层，在第一掩膜层中形成第一掩膜层图形；

以第一掩膜层图形为掩膜对待加工层进行加工。

优选的，所述第一图形通过侧墙图形转移的方法形成。

优选的，所述填充凹槽以形成具有平整表面的第二阻挡层包括：

在第一阻挡层之上填充第二阻挡层；

进行表面平坦化。

优选的，所述形成第二图形包括：

在第二阻挡层上依次形成第二掩膜层和光罩层，所述光罩层中包括用于形成第二图形的图案以及第一图形的修正图案；

以光罩层为掩膜，进行第二掩膜层的刻蚀，在第二掩膜层中形成第二图形。

优选的，所述以第二图形为掩膜进行刻蚀，直至暴露待加工层，形成第一掩膜层图形包括：

以第二图形为掩膜进行刻蚀，直至暴露和/或部分刻蚀第一掩膜层；

去除第二阻挡层及其上所有层；

以第一图形及刻蚀后的第一阻挡层为掩膜进行刻蚀直至暴露待加工层，形成第一掩膜层图形。

一种半导体器件的制造方法，包括步骤：

提供衬底，所述衬底上依次形成有待加工层、第一掩膜层、第一图形，所述第一图形包括关键尺寸图形；

形成第一阻挡层，所述第一阻挡层厚度不超过第一图形最邻近尺寸的一半；

填充凹槽以形成平整表面，并在表面之上形成第二图形；

以第二图形为掩膜进行刻蚀，刻蚀部分厚度的待加工层，以形成第一开口；

去除第一阻挡层及其上所有层，以第一图形为掩膜，对待加工层进行刻蚀，以在第一开口处形成通孔，同时，去除第一开口之外的部分厚度的待加工层以形成第二开口。

优选的，所述以第二图形为掩膜进行刻蚀，刻蚀部分厚度的待加工层，以形成第一开口：

以第二图形为掩膜进行刻蚀，直至暴露和/或部分刻蚀第一掩膜层；

去除凹槽填充材料及其上所有层；

以第一图形及刻蚀后的第一阻挡层为掩膜进行刻蚀，形成第一掩膜层图形；

以第一掩膜层图形为掩膜进行刻蚀，刻蚀部分厚度的待加工层，以形成第一开口。

优选的，所述第二图形用于形成包括金属互连工艺中的层间通孔。

优选的，采用高温热氧化或刻蚀工艺去除第一阻挡层之上所有层，所 述高温热氧化或刻蚀工艺不能伤害第一图形；

所述第二阻挡层包括以下任一种及其叠层：无定形碳层、光刻胶层。

本发明提供的提高套刻容差的方法，在形成有待刻蚀层、第一掩膜层、第一图形的衬底上，形成厚度不超过关键图形最临近图形的间距一半的第一阻挡层，然后在凹槽上填充第二阻挡层以形成平整表面，并在其上形成第二图形，以其为掩膜进行刻蚀，形成第一掩膜层图形，以第一掩膜层图形为掩膜对代加工层进行加工。由于在第一图形上先形成了第一阻挡层的薄层，而后在填充第二阻挡层，并在第二阻挡层上形成第二图形，这样，在套刻容差超过关键尺寸一半时，现有技术中套刻偏差而产生的缝隙，由于第一阻挡层的存在，能保护所述缝隙之下待加工层不受影响，从而能提升套刻的容差，有效的提高了关键图形的均匀性和准确性。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。

图1为根据本发明提供的一种目标图形的示意图；

图2至图8为现有技术制备目标图形的制备过程中的结构示意图；

图9为根据本发明提供的加工方法的流程图；

图10至图11为根据本发明提供的加工方法的实施一中亮场/暗场掩膜版示意图；

图12至图21为根据本发明提供的加工方法的实施一的制备过程中的结构示意图；

图22至图31为根据本发明提供的加工方法的实施二的制备过程中的结构示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自 始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。

在半导体制造中，光刻工艺是实现设计图形向衬底转移的必要步骤。通常半导体器件都需要在衬底上进行多次光刻(套刻)才能形成。对于衬底不同层的多次光刻，如何保证层与层之间的套刻精度是光刻工艺的关键性问题之一，它直接制约了半导体制造的工艺水平。

现有技术中，侧墙图形转移(SIT)技术用于解决相邻两层之间的套刻对准问题，例如SIT技术实现金属层和通孔层之间精确套刻对准。但是当使用SIT和自对准工艺相结合解决侧墙图形和裁剪图形之间的套刻问题时，将面临由于侧墙宽度小于最大层间套刻容差二倍以及不同尺寸和周期的裁剪图形经刻蚀之后的刻蚀余量不同，从而导致最终金属线条宽度或间距不同，或者金属线条出现在某些裁剪区域边缘，从而造成器件电学性质降低甚至失效。在实际应用中，对于制造商，尤其是存储器制造商来说，良率控制是至关重要的，因此提高层间套刻容差和芯片制作良率尤为重要。

精确量测不同尺寸和周期图形的刻蚀余量，提前对掩膜图形进行预补偿，虽然可以弥补刻蚀的影响，但是需要成熟的光刻和刻蚀工艺、反复采集刻蚀数据进行掩膜版制备等，其中任何一个环节发生改变，均会影响最终图形套刻质量。

本发明提供的加工方法，通过在第一图形周围共形形成第一阻挡层，使得覆盖第一阻挡层后的图形的宽度大于最大套刻容差与最大刻蚀余量之和的两倍，从而降低了对刻蚀数据的反复收集与反馈修正的需求，提升层间套刻容差，有效的提高了关键图形的均匀性和准确性。

为了更好的理解本发明的技术方案和技术效果，以下将结合流程图和具体的实施例进行详细的描述，流程图如图9所示。

实施例一

在本实施例中，所述待加工层可以为待刻蚀层或待离子注入层，在下述具体的实施例中，将以待刻蚀层为层间介质层为例进行描述，在采用本实施例的方法形成的第一掩膜层图形对层间介质层进行刻蚀，以便后续形成金属互连结构。

如图1所示，在该示例的实施例中，为最终要形成的图形，该图形为金属互连层，该金属互连层包括周期和尺寸不同的两种图形，如410图形及420图形。

以下列举为制备出如图1所示的设计图1的图样，可以通过以下具体的实施例完成。

步骤S01，提供衬底50，所述衬底50上依次形成有待加工层40、第一掩膜层30、第一图形210，所述第一图形210包括关键尺寸图形，如图12所示。

在本实施例中，所述衬底50可以为Si衬底、Ge衬底、SiGe衬底、SOI(Silicon On Insulator，绝缘体上硅)衬底、氧化物衬底等。在其它实施例中，还可以为包括其他元素半导体、化合物半导体的衬底、氧化物衬底等，例如GaAs、InP、SiC或玻璃等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，所述衬底50为体硅衬底，并且衬底50上形成有待加工层40、第一掩膜层30、第一图形210，参考图12所示。

所述待加工层40可以为介质层，例如LI(局部互连)氧化硅、各层ILD(层间介质)氧化物、氮化物、氮氧化物，也可以为高/低K介质层、扩散阻挡层等；还可以为其他待加工层，例如多晶硅栅层、金属化层及其叠层等。可以通过CVD(化学气相沉积)、PVD(物理气相沉积)、ALD(原子层沉积)等方法在衬底50上制备上述待加工层。

第一掩膜层30可以为氮化硅薄膜、氧化硅薄膜、多晶硅薄膜、无定型硅薄膜或其他合适的硬掩膜材料等及其叠层。第一掩膜层30材料可以选择与待加工层材料之间的选择刻蚀比较大的材料。

第一图形210包括关键尺寸图形，例如可以为金属互连图形、离子注 入的图形、集成电路前段形成的栅极图形、侧墙图形转移(SIT)技术中形成的侧墙图形等。

需要说明的是，侧墙图形转移(SIT)又称为侧墙间隔层转印图形化技术，即在图案化的图形周围形成侧墙，并将侧墙作为掩膜刻蚀晶圆，以获得更小的关键尺寸。它的优势是易于控制套准精度和线宽尺寸，但是，侧墙间隔层通常会形成闭合体，因而需要至少一步额外的用于修正的掩膜版来完成电路的制作。

在一个具体实施例中，所述衬底50为体硅衬底，该衬底50上已经形成有所需的器件结构，待加工层40为该衬底50之上的层间介质层(ILD)，用于隔离金属互连，具体的，首先沉积ILD层作为待加工层40，其可以包括低介电常数材料，以减小金属化布线时造成的高寄生电容；然后以Si₃N₄薄膜作为第一掩膜层30，其与待加工层有较大的选择刻蚀比；而后在第一掩膜层30之上形成第一图形210，所述第一图形210为通过侧墙转移技术形成的金属互连工艺的侧墙图形，并且其材质与第一掩膜层30及待加工层40都有较大的选择刻蚀比。

需要说明的是，所述第一图形210可以为修正后的侧墙图形，例如通过一次套刻和刻蚀技术，去除第一图形210中多余的闭合图形，形成修正后的侧墙图形；在本实施例中，还可以为未进行修正的侧墙图形。其中，形成侧墙所需牺牲层(图中未示出)的材料可以为光刻胶、无定形碳等，还可以为两者的叠层及多层结构。侧墙材料可以为二氧化硅、氮化硅、氮氧化硅、多晶硅等，采用CVD(化学气相沉积)或ALD(原子薄膜沉积)生长，特别是ALD法可以实现低温下良好的共形生长。具体的，侧墙牺牲层包括无定型碳和硬质抗反射层；侧墙为ALD法生长的SiO₂；侧墙宽度为金属互连的线间距，此外还可以为金属互连线宽度。

步骤S02，形成第一阻挡层220，所述第一阻挡层220厚度不超过第一图形210中最邻近图形的间距的一半，如图13所示。

第一阻挡层220可以为氮化硅、氧化硅、氮氧化硅、多晶硅等薄膜，其材料与第一图形210的材料为两种不同材料，且两者的刻蚀选择比较高。第一阻挡层220材料与第一掩膜层210材料之间具有较高选择刻蚀比，其 选择刻蚀比应不小于5，其中第一掩膜层210材料的刻蚀速度较高，即以第一阻挡层220为掩膜刻蚀第一掩膜层30时，在刻蚀结束后，至少保留部分厚度的第一阻挡层220。第一阻挡层220采用CVD或ALD工艺共形生长，其厚度不超过第一图形210中最邻近图形的间距的一半。需要说明的是，在后续工艺步骤中，无需增加单独的步骤，例如增加光刻工艺及刻蚀工艺去除第一阻挡层220的顶部和/或底部材料。

本实施例中，通过ALD法沉积第一阻挡层220，其材料为氮化硅。其中，优选的实施例中，第一阻挡层220厚度为第一图形210中最邻近图形之间的间距的三分之一，且第一图形210中关键图形的宽度大于光刻最大套刻容差与最大刻蚀余量之和的两倍，以避免第二图形230覆盖到周围图形，造成最终金属线条或注入尺寸减小，或本应断开的金属线条/注入图形之间存在金属/注入连线等现象。

步骤S03，填充凹槽以形成具有平整表面第二阻挡层25，并在表面之上形成第二图形230，参考图14至图15所示。

在本实施例中，所述填充凹槽以形成具有平整表面第二阻挡层25可以包括：在第一阻挡层220之上填充第二阻挡层25；进行表面平坦化。

所述形成第二图形230可以包括：在第二阻挡层25上依次形成第二掩膜层20和光罩层，所述光罩层中包括用于形成第二图形230的图案以及第一图形210的修正图案；以光罩层为掩膜，进行第二掩膜层20的刻蚀，将第二图形230转移到第二掩膜层20中。

在一个具体实施例中，采用旋涂法在衬底50表面形成无定形碳层或光刻胶层及其叠层等，通过匀胶、回流等平坦化工艺形成具有平整表面的第二阻挡层25；此外，还可以通过沉积薄膜，例如沉积厚度大于第一图形210高度的无定型碳层、SiO₂层等以填充凹槽形成第二阻挡层25，并通过回流、机械平坦化等平坦化工艺使第二阻挡层25表面平整。然后采用沉积法或旋涂法形成第二掩膜层20、光罩层。其中，各层厚度、种类需要根据实际光刻和刻蚀要求灵活变化，例如，第二掩膜层20可以为采用沉积或旋涂方法形成的无定形碳层和/或抗反射涂层，或其叠层。

需要说明的是，第二图形230中除包括用于形成第二图形的图案外， 还可以针对第一图形210的特点，相应包含修正图案，例如，当第一图形210为没有经过修正的，存有多余闭合连接图案的侧墙时，所述第二图形230中可以包括用于修正第一图形210的修正图案，使得本发明提供的方法无需再另外使用一次光刻工艺及刻蚀工艺，用来单独修正第一图形210。

此外，第二图形230采用亮场掩膜版与正性光刻胶、正性显影工艺结合，即掩膜版图形最终保留在光刻胶层，实现掩模阻挡层作用；掩膜版图形如图10至图11所示，其中，图10为本实施例采用的亮场掩膜版。

特别说明的是，由于裁剪图形尺寸和周期不同，经刻蚀工艺之后，刻蚀余量将明显不同，如图15所示。本实施例给出的示意图并不是真实情况，而是对真实刻蚀余量的一种适当体现。并且该示意图考虑了图层间最大套刻容差，即最大套刻容差为侧墙宽度的二分之一，且向右整体偏移该数值。这样，当存在刻蚀余量时，必然有一部分区域覆盖或露出周围图形，如传统自对准工艺流程如图5至图8所示。

步骤S04，以第二图形230为掩膜进行刻蚀，直至暴露待加工层40，在第一掩膜层30中形成第一掩膜层图形300，如图16至图19所示。

在本实施例中，以第二图形230为掩膜进行刻蚀，直至暴露第一掩膜层，或过刻蚀第一掩膜层30；去除第二阻挡层25及其上所有层；以第一图形210及刻蚀后的第一阻挡层220为掩膜进行刻蚀直至暴露待加工层40，形成第一掩膜层图形300。其中，以第二图形230为掩膜进行刻蚀的刻蚀工艺为各向同性刻蚀，并且第一阻挡层220在第一图形210的侧壁处和凹槽底部图形均需完全刻蚀，露出第一图形210和第一掩膜层30。

需要说明的是，第一图形210的尺寸非常重要，因此刻蚀第一阻挡层220时必须保证第一图形210的图形形貌不被破坏。选用刻蚀比更高的第一图形210材料和第一阻挡层220材料，并选用更合适的刻蚀工艺，以保证第二图形230未遮挡的第一阻挡层220处被完全去除，且保持第一图形210完整。

此外，第二图形230、第二掩膜层20可以在本步骤各向同性刻蚀第一阻挡层220之后去除，也可以在之前去除，只要能保证第二图形230未遮挡的第一阻挡层220处被完全去除，且保持第一图形210完整即可，具体 工艺可根据实际需要调整顺序。这些工艺的调整并不改变本发明所述方法的本质内容。

在一个具体实施例中，去除第二阻挡层25及其上所有层，包括光罩层、第二掩膜层20和第二阻挡层25，其目的是由于在各向同性刻蚀第一阻挡层220时将不可避免对其上层图形形貌造成较大影响，并留有杂质等缺陷，为避免其形貌变形对后续刻蚀第一掩膜层30造成影响，在此步骤需要先去除第二阻挡层25及其上所有层。采用高温热氧化或刻蚀工艺去除第二阻挡层25及其上所有层，保证第一图形210、刻蚀后的第一阻挡层220’和第一掩膜层30不受影响。

然后，以第一图形210及刻蚀后的第一阻挡层220’为掩膜进行刻蚀直至暴露待加工层40，形成第一掩膜层图形300，如图19所示。其中，由于刻蚀后的第一阻挡层220’的厚度较小，为保证完全刻蚀第一掩膜层30后仍留有部分厚度的第一阻挡层220’，选用选择刻蚀比高的刻蚀工艺。该刻蚀工艺同时不会对第一图形210造成较大影响。

至此，形成了本实施例用于待加工层的加工工艺的掩膜，该掩膜具有第一掩膜层图形，而后，可以利用该掩膜对待加工层进一步进行加工，该具体的实施例中，可以利用该掩膜版进行刻蚀工艺，在其他实施例中，还可以利用该掩膜进行离子注入工艺。

步骤S05，以第一掩膜层图形300为掩膜对待加工层40进行加工，如图20所示。

在本实施例中，在以第一掩膜层图形300为掩膜对待加工层进行加工之前，可以先去除第一图形210及刻蚀后的第一阻挡层220’。将第一掩膜层图形300转移至待加工层40上，具体可以采用各向异性干法刻蚀或各向异性湿法刻蚀等。由于第一掩膜层图形300的尺寸和周期均非常小，将其转移至待加工层40的刻蚀工艺以及之后的金属填充工艺存在较大的深宽比，进行第一掩膜层图形300转移前，先去除第一图形210及刻蚀后的第一阻挡层220’可以有效降低图形深宽比，提高工艺制作良率。

在实际应用中，将图形转移到待加工层之后，可以通过大马士革工艺进行金属互连线的制作，例如，首先沉积扩散阻挡层/欧姆接触层等，然后 通过CMP法去除多余的金属层，形成金属互连图形410，如图21所示。

本发明提供的方法可以应用于各种应用中的关键图形的层间套刻技术，例如，可以应用于集成电路离子注入工艺前的套刻工艺，具体可以为对于栅极长度非常窄的器件进行源漏极离子注入时，首先根据套刻容差、离子注入和扩散距离确定需要第一阻挡层220的最小宽度，避免由于栅极长度过窄而使源漏极离子在高温扩散过程中连通。又例如，可以应用于液晶面板array段的各层间互连通孔制备的相应套刻工艺等，具体可以为：根据具体工艺要求和设备能达到的套刻精准度，确定需要调整的套刻容差的大小，然后根据其沉积相应厚度的第一阻挡层220，后续套刻、刻蚀等工艺同实施例一，在此不再详述。

本发明实施例中提供的加工方法，由于在第一图形210上共形生长了第一阻挡层220，使得在后续套刻时，第一图形210侧壁上的第一阻挡层220能有效增加了光刻工艺的允许套刻容差，使得最终形成的金属线条均匀性更好，且不存在现有技术中套刻偏差较大时，关键图形的均匀性和准确性较差的问题，例如，互连间断处残留金属导致短路等问题，有效提高了器件的成品率。

实施例二

在本实施例中，不同于实施例一，在待加工层中同时可以形成通孔及互连结构，以下仅描述与实施例一中不同的部分，相同的部分仅作简单阐述。

如图30至图31所示，为本实施例要实现的图形，其中金属互连图形410和通孔420，即在待加工层40中，除了要形成金属互连图形410外，还需要在待加工层40的相应位置中形成和前层进行互连的通孔420，以实现不同层之间的互连。其中，通孔420需要和前层的设定位置及待加工层40中金属互连的设定位置精确对准。

步骤S11，提供衬底50，所述衬底50上依次形成有待加工层40、第一掩膜层30、第一图形210，所述第一图形210包括关键尺寸图形。

不同于实施例一，本实施例中衬底50上，在待加工层40之前还有前 层结构，例如，CMOS器件阵列、前层金属互连结构等各种集成电路图形。由于集成电路各层之间都有互连的通孔结构使得各层之间能传递电信号，使用自对准工艺能保证通孔结构和待加工层40中金属互连对准的精确度，但是，随着集成电路的关键尺寸越来越小，对层间套刻的精准度要求也越来越高，当使用自对准工艺解决已形成关键图形和其层之上裁剪图形之间的套刻问题时，将面临由于关键图形特征宽度小于最大层间套刻容差二倍时，导致最终图形的宽度或间距与设计值有偏差，甚至在设计为无图形处残留图形，从而造成器件电学性质降低甚至失效。此外，不同尺寸和周期的裁剪图形经刻蚀之后的刻蚀余量不同，也会导致上述问题的产生。

在本实施例中，由于待加工层40同时作为金属互连图形410和通孔420的绝缘介质层，其厚度需要兼顾金属互连图形410厚度和通孔420深度，通常情况下，待加工层40的厚度等于或略大于金属互联图形410厚度和第一开口4001深度之和。第一掩膜层30可以同实施例一，其材质可以选择与待加工层40材料之间的选择刻蚀比较大的材料。第一图形210可以同实施例一，为通过侧墙图形转移技术中形成的侧墙，具体为金属互连图形410中，金属互连线之间的间隔图形。

步骤S12，形成第一阻挡层220，所述第一阻挡层220厚度不超过第一图形210最邻近尺寸的一半。

同实施例一，第一阻挡层220为与第一图形210共形生长的薄膜，其与第一图形210的材料、第一掩膜层30的材料都有较高的刻蚀选择比，且其厚度不超过第一图形210中最邻近图形的间距的一半。

步骤S13，填充凹槽以形成平整表面，并在表面之上形成第二图形230，如图22所示。

此处同实施例一的步骤S03，不再详述。

步骤S14，以第二图形230为掩膜进行刻蚀，刻蚀部分厚度的待加工层40，以形成第一开口4001，如图23至图27所示。

在本实施例中，不同于实施例一，仅刻蚀部分厚度的待加工层40，被刻蚀部分的位置即对应通孔420位置。具体可以通过以下步骤来实现：

以第二图形230为掩膜进行刻蚀，直至暴露和/或部分刻蚀第一掩膜层 30，如图23至图25所示；去除第二阻挡层25及其上所有层如图26所示；以第一图形210及刻蚀后的第一阻挡层220’为掩膜进行刻蚀，形成第一掩膜层图形300；以第一掩膜层图形300为掩膜进行刻蚀，刻蚀部分厚度的待加工层40，以形成第一开口4001，如图27所示。

在一个具体实施例中，以第二图形230为掩膜，采用各向同性刻蚀方法，刻蚀第一阻挡层220及其上各层，露出第一图形210和第一掩膜层30，去除第二图形230、第二阻挡层25，露出刻蚀后的第一阻挡层220’，如图24所示；然后以第一图形210和刻蚀后的第一阻挡层220’为掩膜，刻蚀第一掩膜层30，形成第一掩膜层图形300于第一掩膜层30中，继续刻蚀待加工层40，直至刻蚀部分厚度的待加工层40，形成第一开口4001，所述第一开口4001在后续刻蚀的累加效果下可形成通孔420，所述刻蚀部分厚度的待加工层40的刻蚀深度需要根据待加工层40厚度和金属互连图形410厚度而定，例如，刻蚀深度可以小于待加工层40厚度的80％，并且大于金属互连工艺设定的金属互连图形410厚度。

需要说明的是，在实际应用中的刻蚀过程不可能恰好停止在第一掩膜层30处，为了保证第二图形230未遮挡的第一阻挡层部分(暴露的第一阻挡层部分)被完全去除，此处的各向同性刻蚀为过刻蚀，即第一掩膜层30会被刻蚀部分厚度，以保证多余的第一阻挡层部分被完全去除，申请文件中其他位置所写的暴露特指层时，均存在上述现象；需要强调的是，步骤S14中，所述刻蚀部分厚度的待加工层40不属于上述情况，此处刻蚀部分厚度的代加工层40是为了后续的制作通孔420，不属于过刻蚀，其刻蚀的深度视具体工艺要求而定；此外，本实施例中第二图形230为通孔图形，其具有特征尺寸较小的特点，相应采用亮场掩膜版、正性光刻胶、负显影工艺以提高第二图形230的尺寸的精确度。

进一步的，对于不同材料的第二阻挡层及第二掩膜层，可以采用高温热氧化或刻蚀工艺去除第一阻挡层220之上所有层，去除这些层的同时保证第一图形210的完整性。

步骤S15，去除第一阻挡层220及其上所有层，以第一图形210为掩膜，对待加工层40进行刻蚀，以在第一开口4001处形成通孔420，同时， 去除第一开口4001之外的部分厚度的待加工层40以形成第二开口4002。如图28、图29所示

在本实施例中，在刻蚀部分厚度待加工层40之后，采用各向同性刻蚀去除刻蚀后的第一阻挡层220’，完全暴露第一图形210，然后采用各向异性刻蚀方法，以第一图形210为掩膜，将第一图形210转移至第一掩膜层30，同时形成通孔420和第二开口4002，如图29所示。其中，所述各向异性刻蚀的刻蚀深度需要严格控制，以达到在待加工层40中形成通孔420，并且形成的第二开口4002的深度要小于待加工层40的厚度，否则待加工层40中金属互连图形410会与前层结构之间形成短路，例如各向异性刻蚀的深度可以小于待加工层40厚度的80％，并且大于待加工层40厚度与金属互连图形410厚度之差。

其中，所述采用各向同性刻蚀去除刻蚀后的第一阻挡层220’，完全暴露第一图形210，需要保证第一图形210不受影响，在实际应用中，可以通过选择刻蚀选择比大的材料作为第一阻挡层220、第一图形210的材料。

在实际应用中，将图形转移到待加工层40之后，可以通过电镀、CMP等工艺进行金属互连线图形410及层间互连通孔420的制作，例如，首先沉积欧姆接触层/扩散阻挡层/铜种籽层，并电镀铜层等，然后通过CMP法去除多余的金属层，形成金属互连图形410及通孔420，如图30至图31所示。

在本发明实施例中，在进行关键图形的层间套刻工艺时，通过在已形成的关键图形的掩膜上共形生长一阻挡层，利用该阻挡层在关键图形的侧壁部分，当套刻偏差略大时，能保护其下的待加工层不受影响，克服了关键图形的层间套刻时，套刻容差太小，造成的工艺窗口过小的问题，根据本发明提供的方法可以使套刻容差变大，可以有效提高器件制作良率和电学稳定性，此外，还可避免实际光刻和刻蚀过程中工艺参数和图形尺寸的变化而导致重新收集刻蚀余量数据并重新制版等问题导致的效率低且成本高的问题，并且，本发明中的第一阻挡层还可以起到掩膜的作用，通过控制掩膜与关键图形掩膜的去除顺序，并配合刻蚀工艺，可以在待加工层中形成刻蚀深度不同的两种图形，可以减少一次光刻工艺，且由于这两种图 形的加工方法兼容自对准工艺，不会出现套刻偏差的问题，能有效减少次品率，降低生产成本。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可。尤其，对于实施例二而言，由于其是本发明提供的方法的另一种示例，所以描述得比较简单，相关之处参见实施例一的部分说明即可。以上所描述的实施例仅仅是示意性的，本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。