一种显示装置的制造方法
【技术领域】
[0001]本发明涉及液晶显示技术领域，尤其是涉及一种显示装置。
【背景技术】
[0002]随着LCD行业的迅速发展，大尺寸高分辨率液晶面板需求激增。随着市场需求的液晶面板尺寸逐渐增大，如何实现大尺寸分辨率的显示装置设计逐渐成为业界研究的热点。
【发明内容】
[0003]本发明提供了一种显示装置，用以实现大尺寸分辨率的显示装置的设计。
[0004]为达到上述目的，本发明提供以下技术方案:
[0005]—种显示装置，包括相对设置的第一基板和第二基板，以及位于所述第一基板和第二基板之间的像素结构;其中，
[0006]所述像素结构包括多行亚像素单元行组，每一行亚像素单元行组包括至少一行亚像素单元;所述像素结构中，行编号为奇数的亚像素单元行组和行编号为偶数的亚像素单元行组分别设置于所述第一基板和所述第二基板上;且，所述第一基板上设有用于驱动行编号为奇数的亚像素单元行组的栅线和数据线，所述第二基板上设有用于驱动所述行编号为偶数的亚像素单元行组的栅线和数据线;或者，
[0007]所述像素结构包括多列亚像素单元列组，每一列亚像素单元列组包括至少一列亚像素单元;所述像素结构中，列编号为奇数的亚像素单元列组和列编号为偶数的亚像素单元列组分别设置于所述第一基板和所述第二基板上;且，所述第一基板上设有用于驱动列编号为奇数的亚像素单元列组的栅线和数据线，所述第二基板上设有用于驱动列编号为偶数的亚像素单元列组的栅线和数据线。
[0008]上述显示装置中，像素结构可以被分组为多个亚像素单元行组或者多个亚像素单元列组；当像素结构被分为多个亚像素单元行组时，行编号为奇数的亚像素单元行组和行编号为偶数的亚像素单元行组分别设置于第一基板和第二基板上、且第一基板和第二基板上分别设置有用于驱动行编号为奇数的亚像素单元行组的栅线和数据线以及用于驱动行编号为偶数的亚像素单元行组的栅线和数据线;此时，第一基板上设有的栅线的数量仅等于所有行编号为奇数的亚像素单元行组中的亚像素单元的行数，第一基板上的每一条数据线所连接的亚像素单元的数量也仅等于所有行编号为奇数的亚像素单元行组中的亚像素单元的行数;第二基板上设有的栅线的数量仅等于所有行编号为偶数的亚像素单元行组中的亚像素单元的行数，第二基板上的每一条数据线所连接的亚像素单元的数量也仅等于所有行编号为偶数的亚像素单元行组中的亚像素单元的行数；即，上述像素结构被分开设置于两个基板上，从而使每一个基板上的栅线数量都较少，进而使每一个基板上的每一条数据线的亚像素单元负载数量较少，因此，该像素结构的单行亚像素单元的充电时间较长，进而，该像素结构的充电能力较强；同理，当像素结构被分为多个亚像素单元列组时，列编号为奇数的亚像素单元列组和列编号为偶数的亚像素单元列组分别设置于第一基板和第二基板上、且第一基板和第二基板上分别设置有用于驱动列编号为奇数的亚像素单元列组的栅线和数据线以及用于驱动列编号为偶数的亚像素单元列组的栅线和数据线;此时，第一基板上设有的数据线的数量仅等于所有列编号为奇数的亚像素单元列组中的亚像素单元的列数，第一基板上的每一条栅线所连接的亚像素单元的数量也仅等于所有列编号为奇数的亚像素单元列组中的亚像素单元的列数;第二基板上设有的数据线数量仅等于所有列编号为偶数的亚像素单元列组中的亚像素单元的列数，第二基板上的每一条栅线所连接的亚像素单元的数量也仅等于所有列编号为偶数的亚像素单元列组中的亚像素单元的列数；即，上述像素结构被分开设置于两个基板上，从而使每一个基板上的数据线数量都较少，进而使每一个基板上的每一条栅线的亚像素单元负载数量较少，因此，该像素结构的栅极信号延迟较小，进而，该像素结构的充电能力较强。综上所述，上述显示装置中，像素结构的充电能力较强，因此，上述显示装置更利于实现大尺寸高分辨率的显示装置设计。
[0009]优选地，每一行所述亚像素单元行组包括一行亚像素单元;或者，每一列所述亚像素单元列组包括一列亚像素单元。
[0010]优选地，所述显示装置还包括位于所述第一基板和第二基板之间的彩色滤光层。[0011 ]优选地，所述彩色滤光层设置于所述第一基板上;或者，所述彩色滤光层设置于所述第二基板上。
[0012]优选地，所述彩色滤光层包括与所述行编号为奇数的亚像素单元行组相对设置的第一部分和与所述行编号为偶数的亚像素单元行组相对设置的第二部分;或者，所述彩色滤光层包括与所述列编号为奇数的亚像素单元列组相对设置的第一部分和与所述列编号为偶数的亚像素单元列组相对设置的第二部分;所述彩色滤光层的第一部分设置于所述第一基板上，所述彩色滤光层的第二部分设置于所述第二基板上。
[0013]优选地，所述显示装置还包括:设置于所述第一基板上、用于控制驱动所述行编号为奇数的亚像素单元行组的第一驱动电路，以及设置于所述第二基板上、用于控制驱动所述行编号为偶数的亚像素单元行组的第二驱动电路;或者，设置于所述第一基板上、用于控制驱动所述列编号为奇数的亚像素单元列组的第一驱动电路，以及设置于所述第二基板上、用于控制驱动所述列编号为偶数的亚像素单元列组的第二驱动电路。
[0014]优选地，所述第一驱动电路包括与设置于第一基板上的栅线信号连接的第一栅极驱动电路;所述第二驱动电路包括与设置于第二基板上的栅线信号连接的第二栅极驱动电路;所述第一栅极驱动电路和所述第二栅极驱动电路均为阵列基板行驱动(GOA)电路。
[0015]优选地，所述第一驱动电路包括与设置于第一基板上的数据线信号连接的第一漏极驱动电路，所述第二驱动电路包括与设置于第二基板上的数据线信号连接的第二漏极驱动电路;所述第一漏极驱动电路和所述第二漏极驱动电路分别设置于所述显示装置相对的两侧边缘。
【附图说明】
[0016]图1为本发明实施例提供的一种显示装置的第一基板结构示意图；
[0017]图2为本发明实施例提供的一种显示装置的第二基板结构示意图；
[0018]图3为本发明实施例提供的一种显示装置的结构示意图；
[0019]图4为本发明另一实施例提供的一种显示装置的第一基板结构示意图；
[0020]图5为本发明另一实施例提供的一种显示装置的第二基板结构示意图；
[0021 ]图6为本发明另一实施例提供的一种显示装置的结构示意图。
【具体实施方式】
[0022]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0023]请参考图1?6。
[0024]如图1?6所示，本发明实施例提供的一种显示装置，包括相对设置的第一基板I和第二基板2，以及位于第一基板I和第二基板2之间的像素结构3;其中，
[0025]如图1和图2所示，像素结构3包括多行亚像素单元行组，每一行亚像素单元行组包括至少一行亚像素单元;像素结构3中，行编号为奇数的亚像素单元行组31和行编号为偶数的亚像素单元行组32分别设置于第一基板I和第二基板2上;且，第一基板I上设有用于驱动行编号为奇数的亚像素单元行组31的栅线41和数据线51，第二基板2上设有用于驱动行编号为偶数的亚像素单元行组32的栅线42和数据线52;或者，
[0026]如图4和图5所示，像素结构3包括多列亚像素单元列组，每一列亚像素单元列组包括至少一列亚像素单元;像素结构3中，列编号为奇数的亚像素单元列组33和列编号为偶数的亚像素单元列组34分别设置于第一基板I和第二基板2上;且，第一基板I上设有用于驱动列编号为奇数的亚像素单元列组33的栅线43和数据线53，第二基板2上设有用于驱动列编号为偶数的亚像素单元列组34的栅线44和数据线54。
[0027]上述显示装置中，像素结构3可以被分组为多个亚像素单元行组或者多个亚像素单元列组;如图1?3所示，当像素结构3被分为多个亚像素单元行组时，行编号为奇数的亚像素单元行组31和行编号为偶数的亚像素单元行组32分别设置于第一基板I和第二基板2上、且第一基板I和第二基板2上分别设置有用于驱动行编号为奇数的亚像素单元行组31的栅线41和数据线51以及用于驱动行编号为偶数的亚像素单元行组32的栅线42和数据线52;此时，第一基板I上设有的栅线41的数量仅等于所有行编号为奇数的亚像素单元行组31中的亚像素单元的行数，第一基板I上的每一条数据线51所连接的亚像素单元的数量也仅等于所有行编号为奇数的亚像素单元行组31中的亚像素单元的行数;第二基板2上设有的栅线42的数量仅等于所有行编号为偶数的亚像素单元行组32中的亚像素单元的行数，第二基板2上的每一条数据线52所连接的亚像素单元的数量也仅等于所有行编号为偶数的亚像素单元行组32中的亚像素单元的行数；S卩，上述像素结构3的亚像素单元行组被分开设置于两个基板上，从而使每一个基板上的栅线数量都较少，进而使每一个基板上的每一条数据线的亚像素单元负载数量较少，因此，该像素结构3的单行亚像素单元的充电时间较长，进而，该像素结构的充电能力较强；同理，如图4?6所示，当像素结构3被分为多个亚像素单元列组时，列编号为奇数的亚像素单元列组33和列编号为偶数的亚像素单元列组34分别设置于第一基板I和第二基板2上、且第一基板I和第二基板2上分别设置有用于驱动列编号为奇数的亚像素单元列组33的栅线43和数据线53以及用于驱动列编号为偶数的亚像素单元列组34的栅线44和数据线54;此时，第一基板I上设有的数据线53的数量仅等于所有列编号为奇数的亚像素单元列组33中的亚像素单元的列数，第一基板I上的每一条栅线43所连接的亚像素单元的数量也仅等于所有列编号为奇数的亚像素单元列组33中的亚像素单元的列数；第二基板2上设有的数据线54数量仅等于所有列编号为偶数的亚像素单元列组34中的亚像素单元的列数，第二基板2上的每一条栅线44所连接的亚像素单元的数量也仅等于所有列编号为偶数的亚像素单元列组34中的亚像素单元的列数;S卩，上述像素结构3的亚像素单元列祖被分开设置于两个基板上，从而使每一个基板上的数据线数量都较少，进而使每一个基板上的每一条栅线的亚像素单元负载数量较少，因此，该像素结构3的栅极信号延迟