专利名称：用于调节老化期间的温度的系统和方法
技术领域：
本发明的实施例涉及半导体器件的老化。其还涉及用于控制老化期间的温度的系统和方法。
背景技术：
通过执行老化操作，针对缺陷来筛选半导体器件(例如，微处理器)，其中老化操作使器件经受测试条件，包括升温测试条件。然而，由于老化功率、环境温度、气流和热沉性能方面的差异，所有的待测试器件可能在测试期间并不经历相同的温度。
晶片制造工艺的差异是老化功率的差异的主要原因。制造工艺的差异可以引起一个部分与另一部分的泄漏电流相差多达100％。尽管来自芯片的泄漏电流与芯片上的晶体管的数目成比例，但是泄漏电流与晶体管的关键尺寸成反比。当前芯片制作中越来越趋向于增加晶体管的数目和减小晶体管的尺寸，这使得上述情况恶化。提供一种可以改善由老化功率的差异引起的问题的解决方案将是有利的。
发明内容
因此，提供一种用于控制老化期间的温度使得所有器件在老化期间经历基本相同的温度的系统和/或方法是有价值的。
相应地，公开了用于控制老化测试期间的温度的系统和方法。在一个实施例中，使待测试器件每个都经受一个体偏置电压。该体偏置电压可用于控制“结温(junction temperature)”(例如，在待测试器件处测量的温度)。可以逐器件地调整施加到每个待测试器件的体偏置电压，以在每个器件处获得基本相同的结温。
描述了用于减少老化测试期间的温度耗散的系统和方法。使待测试器件每个都经受一个体偏置电压。该体偏置电压可用于控制结温(例如，在待测试器件处测量的温度)。可以逐器件地调整施加到每个待测试器件的体偏置电压，以在每个器件处获得基本相同的结温。
包含在本说明书中并且形成本说明书的一部分的附图示出了本发明的实施例，并且与描述一起用来解释本发明的原理。
图1示出了根据本发明的一个实施例在N阱中形成的p沟道场效应晶体管的顶视图；图2示出了根据本发明的一个实施例的用于老化测试的集成电路器件的一个示例性布局；图3是根据本发明的一个实施例的用于老化测试的集成电路器件的一个横截面侧视图；图4是根据本发明的一个实施例的用于控制老化测试期间的温度的方法的流程图。
具体实施例方式
现在将具体参考本发明的各个实施例，其例子示出在附图中。尽管将结合这些实施例来描述本发明，但是应该理解其并不旨在将本发明限制于这些实施例。相反，本发明旨在覆盖可以包括在如所附的权利要求所限定的本发明的精神和范围之内的替代、修改和等同方案。此外，在本发明的以下详细描述中，为了提供对本发明的全面理解，陈述了大量的特定细节。然而，本领域的普通技术人员将认识到可以在没有这些细节的情况下实施本发明。在其他情况中，对于众所周知的方法、过程、组件和电路没有进行详细描述，从而不会不必要地使本发明的方面变得模糊。
以下的详细描述中的某些部分是以过程、逻辑块、处理和计算机存储器内的基于数据比特的操作的其他符号表示来呈现的。这些描述和表示是数据处理领域的普通技术人员将他们工作的内容最有效地传送给该领域的其他技术人员时所用的手段。此处一般地将过程、逻辑块、处理等构思为导向所需结果的一系列自相容的步骤或指令。步骤是那些需要对物理量进行物理操作的步骤。尽管不是必需的，但是通常这些量采取电子或磁信号的形式，其能够在计算机系统中进行存储、传递、组合、比较和另外的操纵。已经证明，主要出于通用的原因，有时可以方便地将这些信号称为比特、字节、值、元素、符号、字符、条件、数目等。
然而，需要牢记所有这些和类似术语是与适当的物理量相关联的并且仅仅是应用于这些量的方便的标签。从以下讨论可以显然看出，除非另外特别声明，否则应明白，贯穿本发明，利用诸如“施加”、“选择”、“测量”、“调整”、“调节”、“存取”等术语的讨论指的是计算机系统或类似智能电子计算设备的动作和过程(例如图4的流程图400)，其将表示为计算机系统的寄存器和存储器内的物理(电子)量的数据操纵并转换成类似地表示为计算机系统的存储器或寄存器或其他这类信息存储、传输或显示设备内的物理量的其他数据。
本发明的实施例的以下描述描述了将体偏置电压耦合到当利用p型衬底和N阱工艺时经由n型掺杂的传导子表面(sub-surface)区域而在表面N阱中形成的p沟道场效应晶体管(pFET)或p型金属氧化物半导体场效应晶体管(p型MOSFET)。然而，根据本发明的实施例可以等同地应用于将体偏置电压耦合到当利用n型衬底和P阱工艺时经由p型掺杂的传导子表面区域而在表面P阱中形成的n沟道FET(nFET)或n型MOSFET。因此，根据本发明的实施例适合于利用和以p型或n型材料形成的半导体。
图1示出了根据本发明的一个实施例的当利用p型衬底和N阱工艺时在N阱10中形成的pFET50(或p型MOSFET)的顶视图。N阱10具有n型掺杂。利用n型掺杂剂掺杂的半导体器件区域具有一种类型的传导性，而利用p型掺杂剂掺杂的区域具有另一种类型的传导性。典型地，在半导体器件的不同区域中利用各种不同的掺杂剂浓度。
在本实施例中，pFET50具有施加到其块或体端子B的体偏置电压Vnw。如图1所示，pFET 50具有栅极G、漏极D(p型掺杂)、源极S(p型掺杂)和块/体端子B。特别地，块/体端子B耦合到N阱10。因此，施加到块/体端子B的电压被N阱10接收。在体偏置的情况下，块/体端子B接收体偏置电压Vnw。因此，体偏置电压Vnw被施加到N阱10。
将pFET 50进行体偏置以影响其性能。在不进行体偏置的情况下，源极S和块/体端子B被耦合到一起。在进行体偏置的情况下，源极S和块/体端子B不被耦合到一起。体偏置使得能够控制pFET 50的源极S与块/体端子B之间的电位差，由此提供控制pFET 50的阈值电压电平的能力。由此还可以控制诸如与pFET 50关联的泄漏电流之类的其他参数。增大阈值电压将减小泄漏电流。因此，用于增大阈值电压的体偏置可用于减小泄漏电流。
用于检测集成电路缺陷的老化操作一般在应变温度(例如150摄氏度)、应变电压(例如1.5倍的正常操作电压)下并且以低操作频率(通常比正常操作频率低的量级)执行。
图2示出了根据本发明的一个实施例的一个示例性装置100，其包括配置用于老化操作的多个待测试器件(DUT)101、102、...、N(例如，集成电路器件)。根据本发明的实施例，集成电路器件101、102、...、N由图1的pFET 50进行例示。如上所注，集成电路器件101、102、...、N可以替换为nFET。
图2的集成电路101、102、...、N可以排列在印刷线路板110上，该印刷线路板110可以包括用于接纳集成电路器件101、102、...、N的插槽。因为理想的情况是在升温下操作待测试的集成电路器件，所以典型地将线路板110放置在能够进行测试温度(例如，150摄氏度)下的温度调节的温度室中。典型的老化测试室可以包括多个线路板。
线路板110包括例如在各种电源、测试控制器和/或测量仪器与待测试的集成电路器件101、102、...、N之间传导电信号的布线走线(trace)。在本实施例中，线路板110包括操作电压源分布系统151和测试控制分布系统152。应该明白，分布系统151和152可以使用总线、点对点、单独的拓扑等进行配置。
测试控制分布系统152耦合测试控制器150和待测试集成电路器件101、102、...、N，并且将信号从测试控制器150递送到待测试集成电路器件101、102、...、N。如以下将更详细描述的，测试控制器150还可以耦合到电压源、温度监测设备和环境温度传感器，以便测量和控制有关待测试集成电路器件101、102、...、N的功率消耗和温度的电参数。
测试控制器150可以位于线路板110上。然而，由于各种因素(例如，用于实现测试控制器150的设备的物理大小和/或特性)，根据本发明的实施例也适合于使测试控制器150组件位于测试环境内的另一地方(例如，在耦合到线路板110的单独的线路板上，或者在热测试室之外)。例如，如果测试控制器150被实现为工作站计算机，则由于其大小和操作温度的限制，将这种工作站放置在热测试室中通常是不切实际的。
测试单元控制器可以是也可以不是测试控制器150的一部分，其可被用于利用测试图案序列和/或测试命令来模拟待测试集成电路器件101、102、...、N，并且用于存取结果。根据本发明的实施例也适合于广泛的测试单元控制器和测试方法，包括例如联合测试行动组(JTAG)边界扫描和阵列内置自测试(ABIST)。
操作电压源分布系统151耦合操作电压源140和待测试集成电路器件101、102、...、N。操作电压源140提供电压(Vdd)和电流以操作待测试集成电路器件101、102、...、N。在本实施例中，操作电压源140还通过例如总线156耦合到测试控制器150，因此操作电压源140可以从测试控制器150接收控制信号。
在本实施例中，每个待测试集成电路器件101、102、...、N都耦合到各自的正体偏置电压生成器121、122、...、N。正体偏置电压生成器121、122、...、N将正体偏置电压提供给在待测试集成电路器件101、102、...、N中的pFET器件之下布置的n型阱。这种体偏置使得能够例如调整pFET器件的阈值电压以减小pFET器件的泄漏电流。在一个实施例中，由生成器121、122、...、N提供的体偏置电压在大约零到五伏的范围内。在本实施例中，正体偏置电压生成器121、122、...、N还通过例如总线157耦合到测试控制器150，因此体偏置电压生成器可以从测试控制器150接收控制信号。
以类似的方式，每个待测试集成电路器件101、102、...、N都耦合到各自的负体偏置电压生成器131、132、...、N。负体偏置电压生成器131、132、...、N将负体偏置电压提供给在待测试集成电路器件101、102、...、N中的nFET器件之下布置的p型阱。这种体偏置使得能够例如调整nFET器件的阈值电压以减小nFET器件的泄漏电流。在一个实施例中，由生成器131、132、...、N提供的体偏置电压在大约零到负十伏的范围内。在本实施例中，负体偏置电压生成器131、132、...、N还通过例如总线157耦合到测试控制器150，因此体偏置电压生成器可以从测试控制器150接收控制信号。
应该明白，根据本发明的实施例，正体偏置生成器121、122、...、N和负体偏置电压生成器131、132、...、N可以位于线路板110上，或者它们可以位于线路板110之外。
通常，体偏置电压生成器121、122、...、N和131、132、...、N是可变电压源。它们的输出电压可以设置为(一个范围内的)特定值。数字地(例如通过来自测试控制器150的命令)设置该特定值是理想的，但不是必需的。体偏置电流典型地在每个集成电路小于微安的量级上。因此，偏置电压生成器121、122、...、N和131、132、...、N可以是相对小且便宜的电压源。
在本实施例中，装置100还包括环境温度监测器160，其测量测试室内的环境温度。环境温度测量例如经由总线154向回报告给测试控制器150。装置100可以包括多个环境温度监测器。
继续参考图2，每个待测试集成电路器件101、102、...、N都耦合到各自的温度监测器111、112、...、N。该温度监测器111、112、...、N测量各自的待测试集成电路器件101、102、...、N处的温度。该温度测量例如经由总线153向回报告给测试控制器150。
图3是根据本发明的一个实施例的配置用于老化测试的集成电路器件101的横截面侧视图。图3示出了通过多个管脚350连接到线路板110的集成电路器件101。在本实施例中，集成电路器件101包括球栅阵列(BGA)340、封装330、管芯(die)320和热沉310。应该明白，包括集成电路器件101的元件只是作为示例，并且本发明不局限于使用由图3例示的集成电路器件。
在本实施例中，温度监测器111位于热沉310与管芯320之间。温度监测器111例如可以是热电偶。温度监测器111连接到走线315，该走线315又可以连接到图2的总线153，或者该走线315又可以代表图2的总线153的一部分。
此处将在待测试集成电路器件处测量的温度称为“结温”。在图3的例子中，结温是指管芯320处的温度。
参考图2，待测试集成电路器件101、102、...、N的结温(Tjunction)可以根据以下关系来近似Tjunction＝Tambient+Pθi[1]其中，Tambient是由环境温度监测器160测量的环境温度；P是由集成电路器件消耗的功率；以及θi是集成电路器件的热阻(例如，与从图3的管芯320到周围空气的热传递相关联的热阻)。
消耗的功率(P)是提供给到集成电路的操作电压以及施加到集成电路的体偏置电压二者的函数。根据本发明的实施例，可以将θi视为对于所有的待测试集成电路器件101、102、...、N是常数，因为(如将可以看出的)可以调整功率消耗P使得结温对于所有的待测试集成电路器件101、102、...、N基本相同。
现在以根据本发明的一个实施例的操作描述图2的装置100。概括地说，即使集成电路的操作电压保持恒定，也可以通过调整集成电路的阈值电压来调整集成电路的功率消耗(等式[1]中的P)。可以通过调整供给到在集成电路的有源半导体之下布置的体偏置阱的体偏置电压来调整阈值电压。调整集成电路的阈值电压可以增大或减小集成电路的泄漏电流，泄漏电流是集成电路的功率消耗P的重要成分，尤其在低频率操作期间，例如在老化工艺期间，更是如此。因此，控制泄漏电流提供对功率消耗的控制，并且控制体偏置电压来控制泄漏电流。
根据本发明的一个实施例，如上文的等式[1]所示，当环境温度(Tambient)和热阻(θi)基本恒定时，可以通过控制集成电路消耗的功率(P)来控制待测试集成电路的结温(Tjunction)。由操作于固定操作电压下的集成电路所消耗的功率(P)可以通过调整施加到该集成电路的体偏置电压来控制。
参考图2，选择一个特定的结温(例如，150摄氏度)用于老化测试。也可以指定热测试室的环境温度。与每个待测试集成电路器件101、102、...、N相关联的热阻(θi)也是已知量，至少是符合要求的近似值。而且已知操作电压源140所供给的电压。使用该信息，可以近似出在测试开始时施加到每个待测试集成电路器件101、102、...、N的体偏置电压的初始量值。
然而，因为使用温度监测器111、112、...、N分别监测每个待测试集成电路器件101、102、...、N处的温度，所以不需要确定初始施加到待测试器件的体偏置电压的量。相反，可以通过测量结温来根据经验确定要施加的体偏置电压的量，并且然后通过调整体偏置电压以获得老化测试所需的结温。
在老化测试操作开始之后，监测每个待测试集成电路器件101、102、...、N处的结温。如果任何一个待测试器件经历与老化测试所需的结温不同的结温，则可以调整(增大或减小)待测试器件的体偏置电压，直到结温返回到所需值。在本实施例中，集成电路器件101、102、...、N每个都与各自的正体偏置电压生成器121、122、...、N和负体偏置电压生成器131、132、...、N相关联，并且因此可以调整施加到一个待测试器件的体偏置电压而不影响施加到其他待测试器件的体偏置电压。
施加到每个待测试集成电路器件101、102、...、N的体偏置电压可以通过测试控制器150基于来自温度监测器的反馈来自动地进行调整，或者可以手动地对其进行调整。
因此，可以通过控制施加到每个器件的体偏置电压，分别地控制每个待测试集成电路器件101、102、...、N处的结温。以这种方式，可以处理从一个待测试器件到另一个待测试器件的差异性，使得每个器件经受相同的测试温度。
例如，测试室内的环境温度可能不均匀，因此一些待测试器件经受比其他待测试器件高的环境温度。假设该情况发生，则其将反映到结温的测量中，因为结温是环境温度的函数(参见上文的等式[1])。因此，处于测试室的较高温度区域中的器件的结温可以通过调整施加到这些器件的体偏置电压来进行调整，直到它们各自的结温达到所需的测试温度。
以类似的方式，可以解决从一个待测试器件到另一个待测试器件的热沉性能的差异。可能存在其他的变量会影响结温并且会引入各种不同待测试器件之间的差异性。一般来说，通过根据需要给不同的待测试器件施加不同的体偏置电压，可以减少从一个器件到下一个器件的差异性，使得每个待测试器件经受基本相同的老化测试温度。
另外，可以随着老化测试的过程调整体偏置电压以解决可能随时间发生的测试条件的变化。例如，当测试室开始加热时，可以调整体偏置电压，以便不仅维持所需的结温，而且使环境温度控制在可接受的限制内。
图4是根据本发明的一个实施例的用于控制老化测试期间的温度的方法的流程图400。尽管在流程图400中公开了特定的步骤，但是这些步骤是示例性的。也就是说，本发明也适合于执行各种其他步骤或流程图400中叙述的步骤的变体。应该明白，流程图400中的步骤可以以与示出的顺序不同的顺序来执行。
在图4的块410中，给待测试器件施加操作电压。
在块420中，给待测试器件施加体偏置电压。选择体偏置电压的量使得在待测试器件处获得特定的测试温度。在一个实施例中，待测试器件包括P沟道金属氧化物半导体(PMOS)器件，并且体偏置电压在大约零到五伏的范围内。在另一个实施例中，待测试器件包括n沟道金属氧化物半导体(NMOS)器件，并且体偏置电压在大约零到负十伏的范围内。
在块430中，测量待测试器件处的温度(例如，结温)。
在块440中，如有必要，对施加到待测试器件的体偏置电压的量进行调整，并且调整一个必要量以维持待测试器件处的所需测试温度(例如，结温)。然后流程图400返回块430。以这种方式，在老化期间连续地测量温度，并且调整体偏置电压以在整个老化期间维持恰当的结温。
例如，参考图2，待测试集成电路器件101接收由电压源140供给的操作电压。待测试集成电路器件101还接收来自正体偏置电压生成器121(如果器件101是NFET器件)或负体偏置电压生成器131(如果器件101是PFET器件)的体偏置电压。使用温度监测器111测量待测试集成电路器件101处的温度。将待测试集成电路器件101处的温度提供给测量控制器150。如果待测试集成电路器件101处的温度小于或者大于所需的测试温度，则测试控制器150可以调整由正体偏置电压生成器121或负体偏置电压生成器131提供给器件的体偏置电压。类似地，如果环境温度监测器160测量的温度增大，则测试控制器150可以调整由正体偏置电压生成器121或负体偏置电压生成器131提供给待测试集成电路器件101的体偏置电压，以维持器件处的所需测试温度。
总而言之，本发明的实施例提供用于控制老化期间的温度使得所有器件在老化期间经历基本相同的温度的系统和方法。因此，所有待测试器件可以经受基本相同的测试条件。从而，可以消除一个不稳定源，否则该不稳定源会被引入测试结果。
尽管针对其中使所有待测试器件经受基本相同的测试温度的测试进行了描述，但是应该明白，本发明的实施例同时还可以用于测试处于一定范围的温度下的器件。例如，通过使各种不同的待测试器件经受不同的体偏置电压，可以在一个结温下测试一些器件，而在另一个结温下测试其他器件。
另外，尽管针对其中使待测试器件经受在老化操作期间基本保持恒定的测试温度的测试进行了描述，但是应该明白，本发明的实施例还可以用于改变在测试期间的温度。例如，通过以受控的方式改变老化期间的体偏置电压，也以受控的方式改变了老化期间的结温。
因此，根据本发明的实施例，描述了用于控制老化期间的温度的系统和方法。尽管已经在特定实施例中描述了本发明，但是应该明白，本发明不应该解释为受限于这些实施例，而是应该解释为根据以下的权利要求进行限制。
权利要求
1.一种用于老化测试的装置，包括待测试器件，其适于接收体偏置电压；电压源，其用于给所述待测试器件提供所述体偏置电压；以及线路板，其用于耦合所述待测试器件和所述电压源，其中所述待测试器件经受根据所述体偏置电压调节的测试温度。
2.根据权利要求1所述的装置，其中选择所述体偏置电压以获得在所述待测试器件处测量的特定的测试温度。
3.根据权利要求1所述的装置，还包括测试控制器，其经由所述线路板耦合到所述待测试器件。
4.根据权利要求1所述的装置，还包括第二电压源，其用于给所述待测试器件提供操作电压。
5.根据权利要求1所述的装置，其中所述待测试器件包括p沟道金属氧化物半导体(PMOS)器件。
6.根据权利要求5所述的装置，其中所述体偏置电压在大约零到五伏的范围内。
7.根据权利要求1所述的装置，其中所述待测试器件包括n沟道金属氧化物半导体(NMOS)器件。
8.根据权利要求7所述的装置，其中所述体偏置电压在大约零到负十伏的范围内。
9.一种对待测试器件进行老化测试的方法，所述方法包括给所述待测试器件施加操作电压；给所述待测试器件施加体偏置电压，其中选择所述体偏置电压以获得在所述待测试器件处测量的特定的测试温度；以及测量所述待测试器件处的温度。
10.根据权利要求9所述的方法，还包括调整所述体偏置电压以调整所述待测试器件处的温度。
11.根据权利要求9所述的方法，其中所述待测试器件包括p沟道金属氧化物半导体(PMOS)器件。
12.根据权利要求11所述的方法，其中所述体偏置电压在大约零到五伏的范围内。
13.根据权利要求9所述的方法，其中所述待测试器件包括n沟道金属氧化物半导体(NMOS)器件。
14.根据权利要求13所述的方法，其中所述体偏置电压在大约零到负十伏的范围内。
15.一种用于老化测试的装置，包括多个待测试器件，每个待测试器件都适于接收体偏置电压，其中监测每个待测试器件处的温度；电压源，其用于给所述待测试器件提供体偏置电压；以及线路板，其包括电路，所述电路将每个待测试器件分别耦合到所述电压源，使得每个待测试器件可以接收不同的体偏置电压。
16.根据权利要求15所述的装置，还包括测试控制器，其经由所述线路板耦合到所述待测试器件。
17.根据权利要求15所述的装置，还包括电压源，其用于给所述待测试器件提供操作电压。
18.根据权利要求15所述的装置，其中所述待测试器件包括p沟道金属氧化物半导体(PMOS)器件。
19.根据权利要求18所述的装置，其中所述体偏置电压在大约零到五伏的范围内。
20.根据权利要求18所述的装置，其中所述待测试器件包括n沟道金属氧化物半导体(NMOS)器件。
21.根据权利要求20所述的装置，其中所述体偏置电压在大约零到负十伏的范围内。
22.根据权利要求15-21中任意一项所述的装置，其中选择施加到待测试器件的体偏置电压以获得在所述待测试器件处测量的特定的测试温度。
23.根据权利要求1-8中任意一项所述的装置，其中通过调整所述体偏置电压来进行所述测试温度的所述调节，并且所述待测试器件经受老化测试温度。
全文摘要
描述了用于减少老化测试期间的温度耗散的系统和方法。待测试器件每个都经受一个体偏置电压。体偏置电压可用于控制结温(例如，在待测试器件处测量的温度)。可以逐器件地调整施加到每个待测试器件的体偏置电压，以便在每个器件处获得基本相同的结温。
文档编号G01R31/28GK1997904SQ200580006304
公开日2007年7月11日 申请日期2005年3月1日 优先权日2004年3月1日
发明者埃里克·千里·盛, 戴维·H·霍夫曼, 约翰·劳伦斯·尼文 申请人:全美达股份有限公司