超大规模集成电路的精确电容测量的制作方法

专利名称：超大规模集成电路的精确电容测量的制作方法
技术领域：
本发明涉及一种集成电路中的参数测量技术，尤其是一种芯片 (on-chip)测试结构，以及在半导体元件中测量接触与介层寄生电 容的3寸应方法。
背景技术：
随着集成电路的密度持续地增加，集成电路(ICs)中的半导 体元件关键尺寸随之下降。此一趋势持续挑战具有较佳效能的ICs 的制造技术。例如，广泛周知地，当元件的尺寸缩小到超深次孩吏米 (ultm-deep submicron )的范围时(小于0.25孩吏米)，在IC内的元 4牛之间的互连(interconnect; —4殳亦详尔为"网(net)")延迟(这是 因为电阻/电容在网寄生)开始在IC内支配总延迟时间。因此，IC 设计工程师已经在努力提取具较佳精确性的寄生网电容，以使IC
设计者在i殳计初期即可预测寄生效果的影响，并通过适当设计较佳 步骤以弥补这些不利影响。
目前的努力方向主要着重在相邻网之间的耦接电容。现已经发 展出预测由于各网之间寄生电容所导致的时间延迟的精确模型。然 而，寄生电容是与4妄触及介层有关，接触及介层形成于IC内，4吏 网与一元件节点(node)耦接并将网连4妄到不同的互连层，该寄生 电容不是被忽略就是以粗劣精确性估计。当IC元件持续缩小化， 现有的掮_取方法会有问题。首先，以先进冲支术制造的ICs中的总互 连延迟明显增加，绝大部分是来自接触与介层电容，因为接触到栅 极(闸极)的空间减少及接触与介层密度的增加。传统互连寄生的 提取忽略了在接触与介层上寄生的影响，其可导致电路模拟的结果 与实际电^各效能之间有明显差异。
第二，在寄生效应冲是耳又系统中，来自一理想方形原生的4妻触与 介层的每一单位的接触与介层电容值一般用以计算IC内的接触与 介层寄生电容。前述每一单位的4妄触与介层电容值通常是由场求解 器(field solver )所计算出来，而因IC制造过程变化，真正的接触 /介层形状及尺寸变化通常都被忽略不计。此可能导致真正IC中的 接触与介层的寄生提取不精确。在提取过程中，IC中的接触到栅极 电容通常会被高估，而且IC中的介层到介层电容在某些情况会被 低估约10%之多。
在前述的理由之下，在进4于IC寄生揭:耳又时，考虑真正接触/介 层的形状及尺寸变化是很重要的。此系搭配2007年10月1日提出 的美国专利申请案第11/865,304号的详细描述的发明，名称为"超 大规j莫集成电^各的4青确寄生电容^是取(Accurate Parasitic Capacitance Extraction for Ultra Large Scale Integrated Circuits )，， (TSM07-0376 )，其全文于此一并纳入参考。在前述的参考中，接 触与介层电容的模型是依据真正IC内的接触与介层而发展出来。
各接触与介层才莫型都有理想的接触与介层形状(例如截面为方形而 非梯形)，可用3见有的#是耳又工具加以辨识，^f旦是又具有与真正4妾触 与介层相符的电容。其原理是利用"有效的(接触/介层)宽度"把 理想的、方形的、且提取工具可辨识的接触/介层形状对应到真实的 电容值。利用此电容才莫型所建立的是，在以现有提取系统及电路模
拟为基础，IC的寄生提取将符合IC的真正效能。然而，建立所欲
获得的接触与介层模型需要有个重要的前提是，能精确测量接触与
介层上的寄生电容，其依据真正IC产生的4妻触与介层的形状与尺
寸变化所测量者。
图1为已知的测试结构截面示意图，其用以测量在IC中的 MOSFET晶体管的接触到栅极电容Ce。_p。。为了更清楚地描述，图 1以重点示出一单4立的4妾触到棚-才及电容测试结构。在实际才喿作时， 通常在一测试结构中会有i午多单^f立连结，以组成为可测量的电容 值，因为与IC中其它电容零件相比较，在一单位中的电容是非常 小的。接触"c"将第一互连层中的金属线Ml分别耦接到源极/漏极
(汲极)区"s，，及"d"。已知的电容表(capacitance meter )耦接到 栅极"g"与其中之一的Ml金属线，用以测量接触到栅极
(contact-to-gate-electrode )电容，长口图1戶斤示的木亍号Cc。_p。。然而， 在此已知的测试结构及测量Cc。j。的方法中有着明显的缺点，因为 除了待测量的接触到栅极电容Cc。_p。之外，栅极到金属
(gate-to-metal )电容Cg—ml 、 4姿面电容Cgs及金属到金属
(metal-to-metal)电容Cml—ml都不可避免地会^皮纳入测量。

发明内容
鉴于此，本发明以优选实施例达成的优点可解决或克服上述问 题，在此提供一种测试结构以及具有较佳精准性的接触与介层电容 测量的方法。
依据本发明的 一 优选实施例，其提供 一 种测量寄生电容的方 法，该寄生电容介于集成电路中一半导体元件的栅极与相邻的接触
之间，该方法包含一第一步骤提供形成在一第一半导体基底中的 一第一测试结构，其具有一第一阵列的晶胞。各晶胞包含一第一栅 极、第一多个待测量的接触及第一多个相邻的导电材质。优选实施 例还包括一第二步骤对第一栅-极施加一第一偏压，且对第一多个 待测量的4妻触与第 一多个相邻的导电材质施加一第二偏压。优选实 施例还包括一第三步艰《在第 一偏压与第二偏压之间测量第 一测试 结构的一第一电容。接着第四步骤是提供一第二测试结构，其具 有一第二阵列的晶胞，其中各晶胞包含一第二栅极及第二多个相邻 的导电材质，各晶胞没有待测量的接触；其中第二栅极实质类似于 第一栅-才及，且相邻的第二导电材质实质类似、于相邻的第一导电才才 质。第五步骤是对第二4册才及施加第一偏压，且对第二相邻的导电 材质施加第二偏压。第六步-骤是在第一偏压与第二偏压之间测量 第二测试结构的电容。第七步骤是乂人第一测试结构的电容测量与 第二测试结构上的电容测量，判断第 一栅极与第 一 多个待测量的接
触之间的寄生电容Cc。—p。。
依据本发明的另 一优选实施例，其4是供一种测量寄生电容的方 法，该寄生电容介于集成电路中的半导体元件的栅极与相邻的接触 之间，该方法包含一第一步骤提供包含一第一导电才危状结构及一 第二导电梳状结构的一第 一测试结构。第二导电梳状结构与第 一导 电^^状结构为互补的。各导电^f危状结构形成于一第一互连层。 一第 三导电梳状结构及与该第三导电梳状结构互补的一第四导电梳状 结构形成于一第二互连层，其中第一导电梳状结构通过第一多个待 测量的介层而与第四导电梳状结构耦接在第 一导电梳状结构及第 四导电梳状结构的相交处，第二导电梳状结构通过多个待测量的第 二介层而与第三导电梳状结构耦接在第二导电梳状结构及第三导 电梳状结构的相交处。本优选实施例包括一第二步骤对第一及第
四导电桥L状结构施加一第 一偏压，且对第二及第三导电桥L状结构施 加一第二偏压。在第三步骤中，于第一偏压与第二偏压之间测量第 一测试结构的电容。在第四步骤中，冲是供一第二测试结构，其包括 一第五导电梳状结构、与第五导电梳状结构互补的第六导电梳状结 构、 一第七导电梳状结构及与第七导电梳状结构互补的 一第八导电 ^f危状结构，第五及第六导电^^l犬结构都形成于第一互连层，且第七 及第八导电才危状结构都形成于第二互连层，其中第五及第八导电梳 状结构实质分别类似于第一及第四导电一危状结构，且在第五及第八 导电梳状结构之间无待测量的介层，以及其中第六及第七导电梳状 结构实质分别类似于第二及第三导电梳状结构，在第六及第七导电 梳状结构之间无待测量的介层。在第五步骤中，对第五及第八导电 梳状结构施第 一偏压，且对第六及第七导电梳状结构施加第二偏 压。在第六步艰《中，在第一偏压与第二偏压之间进4亍第二测-汰结构 的电容测量。第七步骤中，乂人第一测试结构上的电容测量与第二测 试结构上的电容测量，判断4寺测量的介层的寄生电容C v 。
依据本发明的再一优选实施例，其提供一种形成在一半导体基 底上的测试结构，用以测量一半导体元件的 一介层与相邻的 一导电 材质之间的寄生电容。测试结构包括一第一导电梳状结构及与第一 导电梳状结构互补的一第二导电梳状结构，各第 一及第二导电梳状 结构形成于一第一互连层。测试结构还包括一第三导电才危状结构及 与第三导电梳状结构互补的一第四导电梳状结构，各第三及第四导 电梳状结构形成于一第二互连层。测试结构还包括第一多个待测量 的介层，形成在第 一导电冲危状结构及第四导电冲危状结构的相交处， 介层电耦接第一导电梳状结构及第四导电梳状结构。测试结构还包 括第二多个待测量的介层，其形成在第二导电梳状结构及第三导电 梳状结构的相交处，并电耦接第二导电梳状结构及第三导电梳状结 构。
本发明的优选实施例的一优点在于提供较精准的测量ic中的 4妻触及介层有关的寄生电容。此可通过在目标测-逸结构上测量第一 电容及在对照测试结构上测量第二电容的测量结果，以消除非待测 量的电容的测量误差。藉此建立接触及介层电容的模型，以更符合 真正IC中的接触及介层的电容。


为了让本发明的上述和其它目的、特征和优点能更明显易懂， 下文特举出优选实施例，并配合所附示意图，作详细i兌明如下，其
中
图1为现有4支术的测试结构的截面示意图，其用以测量在一IC 中的接触到栅极的电容；
图2为在优选实施例中包括接触与介层电容的测试结构的测试 线的部分平面图3为一布局(layout)示意图，其示出了在一优选实施例中， 测量接触到栅极电容的一 DUT构造；
图4示出了图3中的标号C-C，的部分截面图5A为一布局示意图，其示出了在一优选实施例中，测量目 标DUT接触电容的 一 晶胞的接触构造；
图5B为图5A所示标号D-D，区域的DUT晶月包的截面示意图6A为一布局示意图，其示出了对应于图5A所述的目标DUT 的对照DUT的一晶胞的接触构造；
图6B为图6A所示标号D-D，区域的DUT晶胞的截面示意图7A为一布局示意图，其示出了在一优选实施例中，供介层 电容测量的目标DUT的构造；
图7B为图7A的目标DUT的》文大图，其示出了在一较佳测量 条件下，形成在待测量介层周围的电容；
图7C示出了一只于照介层DUT，其只于应于图7A的目标介层 DUT;
图7D为图7C对照DUT的》文大图，其示出在与目标DUT相 同的测量条件下，形成于乂十照DUT的电容；
图7E示出了另一目标介层DUT，其对应图7A的DUT，且其
具有较低的介层密度；
图8示出了在一优选实施例中，用以测量及模型化介层到金属 电容的一对照DUT与两个目标DUT;
图9示出了已^口的FinFETMOS晶体管的立体示意图10A与10B示出了目标DUT的晶胞与对照DUT的晶胞的 截面图，其在一优选实施例中，用以测量及才莫型化包含FinFET MOS 元件的IC的4妄触电容；
图11示出了已知IC的部分截面图，其包括多个以堆叠法封装 的集成电^各晶粒；以及
图12A与12B示出了用以测量及才莫型化IC中的TSV电容的一 目标DUT与 一对照DUT的截面示意图。
具体实施例方式
者，本发明提供许多适用的创新概念可以广泛地变化实施。本文所 讨论的特定实施例只说明几个特定方式制造及应用本发明，其并非 用以限定本发明。
以下将详细i兌明本发明优选实施例，其以特定文字^兌明，也就
是称为"l妄触与介层电容测试结构，以及在IC中的进4于接触与介层
电容测量的方法。本发明各种变化实施例的一个共同特征就是以适 当的设计测试结构及测量程序，从测量结果消除非待测量的电容。 以较佳测量结构与方法所测量的接触与介层电容，其明显地改善测
量的精准度。因此，通过2007年10月1日提出的美国专利申请第 11/865,304号的发明，名称为"超大规模集成电路的精确寄生电容 提耳又(Accurate Parasitic Capacitance Extraction for Ultra Large Scale Integrated Circuits )，， ( TSM07-0376 )，其所揭露的方法而建立的4妄触 与介层电容模型，将可导出接触与介层寄生电容提取井的布局，其 符合IC中的真正接触与介层的电容。以下将以优选实施例详细描 述。
图2为依据本发明的一实施例示出部分测试线(testline) 5构 造的平面图。测试线5形成于一半导体晶圓基底(未示出)，例如 掺杂的硅、锗化硅、砷化镓、化合物半导体(compound semiconductor),复层半导体、绝缘层上硅(SOI)及其任一结合。 测i式线5包含多个测试结构10的各种构造，用以4青确;也测量4妾触 及介层寄生电容。在以下描述中，测试结构10又可指为待测元件 (DUT) 10。唢口图2戶斤示，只寸;隹的顶'H式垫(aligned test pads) 15 以一系列标号表示，例ioPl、 P2及P3。测^式垫15以金属或其它 已知半导体处理才支术所用的导电材质而形成者。测试垫15电耦^妄
到DUT 10,用作为测试刺激(test stimuli )，并撷耳又出所选DUT 10
的回应。测试垫15可通过已知的制禾呈而形成在DUT 10的侧边或其 上。通过判读与比4交各种接触与介层构造在DUT 10上测得的电容， 其有可能获得4交4青确与准确的4妾触到栅才及 (contact-to-gate-electrode )与介层电容，也#尤是其可获4寻專交4圭的4妄 触与介层的模型，而有较精确的电路模拟。
图3为一布局(layout)示意图，其示出在一优选实施例中， 测量4妄触到4册极电容的一型态的构造DUT 10 (即IOA)。如图3 所示，DUT 10A包4舌DUT晶胞20的阵列，各包4舌形成在半导体基 底(未示出)上的主动区12、形成在主动区12上的4册才及14、形成 在覆盖主动区12与棚-4及14的第一互连层(Ml )上的导电层16。 在优选实施例中，栅极14可由已知的栅极材料与制程所形成，像 是在栅介电层上形成并图案化的一多晶石圭层。Ml导电层16通过第 一介电层ILD—I而与片册才及14及主动区12电隔离。利用已杀口的4支术， ^f象是场隔离(field isolation)或浅沟渠隔离(STI )，在基底形成隔 离区15^f吏相邻的任两主动区12;f皮此电隔离。在一优选实施例，DUT 10A包括一 100 x 100阵列晶月包(unit cells ) 20,共具有10,000个晶 胞。
DUT 10A还包括两个互补型导电梳状结构"o;，与"CR,"分别耦
^接到第一测试垫Pl与第二测试垫P2。优选地，"Q"与"Cr,"由Ml 所形成。各DUT晶胞20的栅极14通过接触18电耦接到"CV，。各 DUT晶胞20的Ml导电层16电耦接到梳状结构"Q"。当用Ml形 成梳状结构"Ci;，时，可通过一般的已知制程步骤形成"Q"与导电层 16。 DUT 10A还包4舌沿着DUT 10A边》彖形成的主动区23,主动区 23耦接到第三测试垫P3。主动区23与主动区12具有类似的导电 性，并可通过一般的已知制程步骤同时形成。再者，各DUT晶胞 20的主动区23与主动区12都通过如图式的主动区12、 23与冲危状 结构"CL"的Ml梳齿(fingers )之间的4妄触18 4皮此电相连。
图4示出图3的DUT 10A的标号C-C'的部分截面图，更进一 步说明上述的各种特色。在DUT晶胞20的区域中，可从图中看到， 导电层16与主动区12通过接触18电相连，但通过ILD—I与栅介 电层11其与栅极14电隔离。再者，在DUT阵列区的主动区12与 沿着DUT边缘的主动区23通过M1导电层16及接触18而电相连。
图5A为一放大的布局示意图，除了其它的特征，其示出在上 述图3所讨论的DUT 10A的4妄触构造DUT晶胞20的4妾触构造。 为了更清楚地示出，图5A未示出覆盖4册4及14与主动区12的Ml 层。图5A示出在DUT晶月包20中，用于制作在各种导电特性之间电连接的接触，其包括三个主要的接触群。第一接触群包括接触18a,其耦接栅极14到梳状结构"CR"的Ml梳齿(参图3 )。第二接触群包括接触18b,其耦接主动区12到桥梳状结构"CL"的Ml梳齿。 接触18a与18b主要是分别用作栅极14与测试垫P2及主动区12 与测试垫Pl之间的电连连接。因此，接触18a与18b的尺寸与构造 并非如此特定，不应限制在如图5A所示者，接触18a与18b只要 能提供上述的电连接的功能即可。
第三接触群包括接触18c，其形成在主动区12与Ml导电层16 之间。接触18c均等地分配对齐在栅极14的两侧。优选地，接触18c用在实际发生在IC所建立的接触的模型。因此，接触18c的接 触尺寸、接触密度及接触到栅极的空间距离，实际IC产品中连接 MOSFET ( Metal-Oxide-Silicon Field Effect Transistor;金氧半导体 场效应晶体管)元件的代表。在一优选实施例中，具有将被建立才模型或被测量的接触或介层的DUT通常亦作为一目标DUT或目标测 试结构。
在图5A中，各接触触18c的尺寸具有对应于当时特定技术的最 小设计规则尺寸。接触密度(通常由接触到接触的间距所测量)与 接触18c的接触到栅极的间距，分别是最大设计规则的接触密度与
最小设计规则的接触到栅极的间距。此接触构造代表大部分真正用 于IC的接触构造。为了要建立用于真正IC的其它接触构造，举例
而言，4妻触18c亦分别可具有凌t倍最小i殳计^L则4妄触到4妻触的接触 密度与数倍的接触到栅极间距。
图5B为图5A所示DUT晶胞20的标号D-D，的截面示意图。 应注意，在此示出在图5A中,皮省略的Ml导电层16。当在优选实 施例中测量欲获得的Cc。-P。时，图5B包括DUT晶胞20的各导电区 域的电连接。在较佳的测量条件之下，图5B所示者为DUT晶胞 20的寄生电容。
参考图5B,并将描述测量所欲获得的Cc。—p。的方法。如图5B 所示，在优选实施例中测量Cwpc时，具有一第一直流(DC)偏压 的测-试垫Pl与P3津禺4妄到一已知LCR (电感-电容-电阻)表50的 驱动(高)端24。具有一第二直流偏压的测试垫P2耦接到LCR表 50的感测(低)端26。在此偏压条件之下，导电层16、接触18与 主动区12电性相等并具有一第一直流偏压，而4册才及14具有一第二 偏压。这些导电特性之间的电容包括有 Ml 到栅极
(Ml-to-gate-electrode)电容Cml—P。、在4册极14两侧上的4妄触到栅-极电容 Cc。-P。及在栅极 14 两侧上的主动到栅极
(active-to-gate-electrode )电容Cact—p。。然而应';主意，图5B戶斤示，
将Ca一。分为对称的左右元件只是为了易于将元件模型化。然而，
实际上，在目前的测量条件之下，形成在主动区12与栅极14之间 仅有单一个电容。在此测量构造之下所测得的电容包括DUT晶胞 20中Cml-P。、 Cc。-P。及Cact—P。的电容量总和。图3的DUT 10A在LCR 表50两探测针之间所测的总电容CA可表示为以下式子
Ca ＝ N ( Cmi_p0 + Ccopo+ Cact-po + Cextra ) + Cither ( 1 )
其中N代表DUT IOA中DUT晶胞20的总数量；Cextra包括 DUT晶胞20中除了 Cml-P。、 Cc。-p。及Cact—p。之外的电容，像是接触 18b (参见图5A)与栅极14之间的寄生电容；以及C。ther包括任 何其它关于导电路径的电容，例如电容计探针与DUT晶胞20之间， 像是梳状结构"0"、 "CV，与测试垫P1、 P2及P3之间的寄生电容。
在此强调，虽然图5B描述的是利用LCR表的一种已知被动测 量电容的方式，在未脱离本发明的创作精神与范围内，亦可釆用其 它适当的测量电容的方式，以测量所欲得的接触与介层电容。或者 在另一实施例， 一已知的主动测量电容的方式，像是周知的CBCM (charge-based capacitance measurement; 基于充电的电容观'J量)亦 被用在测量欲获得的接触电容。在其它的实施例中，已知的电容测 量方式，1象是上述的LCR表、CBCM或其它适当的主动或净皮动测 量的方式，都可一皮用以测量IC中的介层电容。在优选实施例中， 在各种测量电容的方式中，并未特定是以哪种方式为较佳，只要可 达成4青确且4青准的测量目的即可。
上述的测量可重复用在对照的接触到栅极电容的测试元件 (DUT),例如形成于相同的测试在线的DUT。除了对照DUT的 DUT晶胞未含有接触才莫型的接触构造之外，对照DUT实质类似于 如上图3所述的目标DUT IOA。
图6A为一布局示意图，其示出上述对照的接触到栅极电容测 试结构的DUT晶月包21。为了要更清楚地描述并避免重述，图5A 所用的标号与文字，在图6A的各元件延用。同图5A，为了清楚地 示出，未示出^隻盖4册4及14与主动区12的Ml层。还有，图5A所 述的标号在此不再赘述。如图6A所示，除了目标DUT 10A的DUT 晶胞20中接触18c未示出在对照的DUT的DUT晶胞21之外，DUT 晶胞21与图5A所示的DUT晶胞20 —样。
图6B为图6A所示的DUT晶胞21的标号D-D，截面示意图。 图6A的截面示意图，其与图5A中的DUT晶月包20的截面位于相 同区域。为了要更清楚地描述并避免重述，参考图5B所述的标号、 凄t字、文字与测量i殳定，在图6B仍延用。图5B中，DUT晶月包20 的接触18c所围的区域，为了相比较之故，在图6B示出为虚点线 -投。这些区域在DUT晶胞21中 一皮填满着ILD_I。
与图3所示的目标DUT IOA相同的测量重复用在图6B的对照 DUT，对照DUT在电容计50两^:针之间所测得的总电容Cb可表 示为下列式子
Cb = N ( Cm-p。 + Cact-p。 + Cextra ) + C。ther ( 2 )
接着，可从Ca与CB导出待测量的Cc。-p。，如下列式子
Cco—po= (Ca-Cb) /N (3)
在优选实施例中，Cc。-P。通常表示为每单位长度的电容 (capacitance画per-length )。 在一4尤选实施例中，可通过上述测量步 骤获得Cc。j。的值约为2.96E-2 ( ff/pm )。在另 一优选实施例中，类 似的目标与对照DUT上可获得Cc。j。的值约为3.06E-2 ( ff/pm )。 本发明提供Cc。-P。高度精确的测量，因为通过如上述的两个测量步 骤，即可将不欲获得的电容排除在测量结果之外。
然而这也没太大的用处，因为实际上在相同的测量条件之下， 对照DUT的DUT晶胞21中Ml到栅才及电容，与其在目标DUT的 DUT晶胞20中不相同。因此，从Cc。-P。导出的CA与CB的有效性应 加以分析及验证。如图6B所示，在DUT晶胞21中的Ml到栅极 电容略大于Cml—P。(多出约Ci )，这是来自ILD—I所恢复的空间，在 目标DUT中其原本是寻皮4妄触18c所占据。相类似地，如所示出的， DUT晶胞21中的主动到栅极电容略大于Cact.p。(多出约Cj)。但是本领域技术人员当可理解，单一个^妄触的Ci与Cj通常小到忽略
不计，因为在先进的科技中，从待建立的接触模型通常是采最小设 计规则的接触尺寸，其所恢复的空间非常小。
在优选实施例中，还有其它的注意方式亦可采纳，以降〗氐Ci 与Cj累积的效果。例如，在建立4妾触的测试结构时，在目标DUT 中限制待测量的接触的总数量，因此Cj与Cj的累积量不会造成在 目标与乂寸照DUT之间的Ml到棚4及电容的明显差异。在一伊乙选实 施例中，供接触到栅极电容测量的目标DUT具有100 x 100的晶胞 阵列，各DUT晶胞具有十个待建立模型并被测量的接触。再者， 为了获得较佳的Cc。-P。测量统计结果，相同的测量会被重复用在多 个目标DUT上，这些目标DUT具有相同构造，但在它们的DUT 晶胞中要被测量的接触数量不同。例如，在上述实施例中，相同的 测量重复用在一第二目标DUT，其具有100x 100晶胞阵列，但在 各晶胞中只有五个要一皮测量的接触。此程序常态地应用在优选实施 例，且通常用作DUT分割设计。
4妄触到4册极电容的测量结果可用以建立更精确的4妄触才莫型，以 供电子i殳i十自动4匕(Electronic Design Automation; EDA )工具^f吏用。 因此所建立的接触模型与真正IC的接触电容相符合。因此可推导 出更精确的IC模拟结果。利用本发明优选实施例的测量结果建立 接触模型的方法，可参照2007年10月1日提出的美国专利申请号 第11/865,304号，题为"超大规模集成电路的精确寄生电容提取 (Accurate Parasitic Capacitance Extraction for Ultra Large Scale Integrated Circuits )，，，其全文于it匕一并纳入参考。
本发明的第二个特征关于介层电容的测试结构及建立IC中精 确介层电容测量的方法。介层测试结构与建立介层电容的测量的方 法，其类似于上述关于接触测试结构与精确测量接触电容的方法。 通过研读与比较在目标DUT与对照DUT的介层电容测量结果，可
通过从测量结果中消除非;降测量的电容，以获得^青确介层电容。以 下将详细i兌明优选实施例。
图7A为一布局示意图，其示出在本发明的一优选实施例中用 以测量介层电容的目标DUT 10B的构造。目标DUT IOB包括一具 有向下才危齿的第一导电才危状结构Cl以及一具有向上冲危齿的第二互 补导电梳状结构C2。 Cl与C2优选设于一第一互连层(例如M1 ) JU皮此电隔离。目标DUT 10B还包4舌一具有向右冲危齿的第三导电 才危状结构C3以及一具有向左一危齿的第四互补导电才危状结构C4。 C3 与C4优选"i殳于一上部互连层(例如M2 )且4皮此电隔离。利用 一第 一金属间(inter-metal)介电层(未示出)，像是本领域技术人员所 知的氧化石圭，可^f吏Ml与M2电隔离。再者，通过形成在C1-C4相 交处的4寺测量与建立才莫型的介层40a (空心圆点)及形成在一危状 Cl与C4的"对巴手(handles)"端部，Cl电津禺冲妄到C4。为清楚示 出，在图7A中，在C1与C4的"把手，，端点以虚线圏标示为"A"。 应注意者，环绕"A，，与"B，，的虚线圏并非是结构元件，只是用以指明 "A"与"B"的所在4立置。类4以者，通过形成在C2-C3相交处的介层 40b (实心圆点)及形成在梳状C2与C3的把手端点"B"， C2电耦 孑妾至'j C3。介层40b实质类4以于介层40a。 4尤选;也，4妾触40a与40b 是以一般的制程步骤所形成。因此节点"A"与"B"可连接到测试在线 的4笨测垫(未示出)，乂人而达成测试目的。这也没有太大用处，在 此DUT构造之下，介层40a电连到节点"A",且介层40b电连到节 点"B"。在优选实施例中，在目标DUT 10B上的介层40a与40b具 有最大设计规则密度。
图7A所示，在目标DUT 10B进行介层电容测量时，已知的 LCR表50通过测试在线相对应的探测垫(未示出)连接节点"A" 与节点"B"。在优选实施例中，LCR表50的驱动端24耦接到节点 "A"， LCR表50的感测端26耦4妾到节点"B"。因此，介层40a连到 第一直流偏压VI，且介层40b连到第二直流偏压V2。
图7B为图7A的目标DUT IOB的方文大图，其示出在此直流偏 压的条件下，形成在其中的一介层40a周围的电容。如图示，电容 包括介于介层40a与围绕接地的导电特性之间的介层电容Cv以及 金属到金属电容Cm。应注意，Cv通常包括介层到介层、介层到Ml 及介层到M2电容。在此实施例中，这些元件并非各别地被测量与 一莫型化，因此图7B未个别示出他们，以简化图标。为了更明确的 说明，在较佳测量条件下，Cv与CM的结合即代表目标DUT IOB 所欲测量的所有介层电容与金属到金属电容。
从图7B的DUT IOB由所示LCR表50的驱动端24与感测端 26之间所测得的总电容CT可表示成下列式子
C丁 = Cv + CM + Cother ( 4 )
其中，C。ther代表在较佳测量条件下，DUT 10B上除了 Cv与CM
以外的电容。
接下来，上述的测量重复用在对照介层电容DUT。除了移除位 于相交处的介层40a及40b仅留下端点"A"与"B"之外，供介层电容 测量的对照DUT实质类似于上述图7A的目标DUT IOA。对应于 图7A的目标介层DUT IOB，图7C示出 一只于照的介层测试结构
10Bief。
图7D为图7C对照DUT 10Bref的》文大图，其示出在与图7A目 标DUT IOB相同的测量条件下，形成于对照DUT 10Bref的电容。 如图所示，介层电容不再出现，仅留下金属到金属电容Cm。图7C
的DUT 10Bref从节点"A，，与"B，，之间所测量到的电容CTref可表示为
以下式子
C丁 ref = Cm + Cother ( 5 )
待测量的介层电容Cv可由Ct与Orref推导出，如下列式子所
示
Cv= (CT_CT—ref) /N (6)
其中，N 4戈表目才示介层DUT (例图7A的DUT 1 OB的介层 40a)待测量的介层总数量。Cv通常表示为每单位长度的电容。
在优选实施例中，DUT的实际分割"i殳计，用于获得如前述才青确 的接触到栅极电容，亦可用以测量介层电容。如一范例，图7E示 出一介层目标DUT 10B1，与图7A说明的相对应的DUT 10B比较， 其具有较低的介层密度。相类似，目标DUT中待测量的介层数量 有限，其理由与上述接触电容DUT的限制相同。在本实施例中， 图7A的目标介层DUT 10B约有226,000个介层，图7E的目标介 层DUT 10B1约有9,000个介层。通过优选实施例中的介层电容测 量，其示出通过先进技术所生产的IC产品中所有互连相关的电容， 该介层电容测量占约15%。此更证明建立精确介层的重要性，通过 先进技术所生产ICs可有精确的模拟结果。
图8示出本发明另一优选实施例，因为围绕介层的导电层尺寸 变化特性，上述所用的类似测试结构与测量，在此用以研读其在介 层电容的影响。除了位于才危状结构CI与C2的相交处的介层40a 外，对照DUT的结构实质类似于图7C所述用于介层电容测量的结 构。当使用相同的测量条件之下，本实施例的对照DUT在节点"A" 与"B"之间所测得的总电容Cref可表示成下列式子
Cref — Cviaref + Cm + Cither ( 7 )
其中Cvia—w为对照DUT中的总介层电容，其形成在介层40a 与接地的相邻Ml及M2梳齿之间；CM为总金属到金属电容，其形 成于连到具有第一偏压VI的驱动端24与具有第二偏压V2的感测
端26 (参见图7C )的金属层间的对照DUT;以及C。化er代表除了
Cvia与CM—ref之外，与对照DUT有关的电容，像是如上所述测试垫
上及电容计探针的电容。
图8同时示出第一与第二目标测^式结构DUT_I与DUT—II。 DUT_I不同于对照DUT的在第一互连层(例如Ml )的第一导电才危 状结构C2的梳齿28明显地较对照DUT的薄许多。DUT—II不同于 对照DUT的在第二互连层(例如M2 )的导电梳状结构C3的梳齿 29明显地较对照DUT的薄许多。应可了解者，当使用相同的测量 条件于DUT—I，在节点"A"与"B"之间其所测得的总电容CDUTj可表 示成下列式子
CdUT_I = Cvia—dutj + Cm + Cother ( 8 )
其中Cvia—DUT—,是目标DUT—I的总介层电容。因为导电梳状结
构C2的Ml梳齿28的宽度明显减少，故可期待由于介层到Ml电 容减少，Cvia DUTj将明显地较Cref小许多。同时，C2的Ml梳齿28 的较小宽度将较不会影响总金属到金属电容，如本领域技术人员所 可理解，因为C2的Ml冲危齿28与CI的Ml冲危齿之间的间距与空 间维持不变，而C2的Ml才危齿28与上层M2冲危齿的电容变化小到 不计。通过比较Cref与CDUT—!可建立具有较佳精确的介层到金属电 容的介层模型。
类似地，在目标DUT_II的节点"A"与"B"之间所测得的总电容 CDUT ii可表示成下列式子
CdUTJI = Cvia—dutji + Cm + C。ther ( 9 )
因为导电梳状C3的M2梳齿29的宽度明显减少，故可期待由 于介层到M2电容减少，Cvia DUT n将明显地较Cw小许多，而总金
属到金属电容的变化小到不计，其原因如上所述。因此可建立具有
较佳精确的介层到M2电容的介层模型。
在本发明的进一 步的实施例中，较佳的4妄触与介层电容测试结
构及上述建立4妻触与介层电容测量的方法，都纟皮用在具有3-D构造 的半导体元件制造的IC产品(像是FinFET)的接触电容的测量与 建立模型。
图9示出已知的FinFET MOS晶体管30的立体示意图。如所 知，与传统的平面MOS元件构造相比，FinFETMOS元件30具有 3-D的构造。FinFET结构在先进技术之下大有发展潜力，因为当元 件尺寸小到纳米范围时，其构造抑制短通道的影响并仍可维持所预 期的驱动电流。在图9中，在绝》彖基底35上形成的FinFET MOS 晶体管30包括^圭源才及岛(silicon source island ) 40与漏才及岛(drain island) 42,其通过珪鳍(silicon fin)(通道)44相连接。栅极区 46延伸3争过通道鳍44,并通过4册才及氧化层48而与通道鳍44电隔 离。通道鳍44在基底35上横向延伸，栅极区46位于通道鳍44平 面上的^f壬一侧。^妾触52形成在源才及/漏才及岛40、 42、才册才及区46及 第一互连层(未图示)之间。
图10A与10B示出一目标DUT (未图标)的DUT晶月包36与 一对照DUT (未图示)的DUT晶胞37的截面图，其^皮建立在一 优选实施例中，用以测量及才莫型化包含有FinFET MOS元件的IC 中的4妻触电容。DUTs的构造及建立所」欲的电容测量的方法，其与 前述的测量与模型化平面MOS元件制造的ICs中的接触到栅极电 容的DUTs相类似，4又除了在本实施例的DUTs是以形成包含有 FinFET元件的ICs的制程步骤所形成。如图10A所示，接触18c 形成以将源极/漏极岛40、 42与导电层16相耦接，优选地位于第一 互连层M1。因此，各DUT晶胞36的导电层16与栅极46连结到 测试线(未图示)上的第一与第二探测垫。当要进行电容测量时，
已知的LCR表50耦接在第一与第二探测垫之间。第一探测垫施以 一第一直流偏压Vl,第二探测垫则施以一第二直流偏压V2。 LCR 表50读到总电容，包括目标DUT上待测量的接触到栅极电容
^co—po11
在对照DUT上重复测量方法，除了乂人对照DUT晶力包移除纟寺测 量的接触18c之外，其实质类似于目标DUT。在对照DUT上进行 测量的方法以及从目标及对照DUTs测量结果推导出Cc。』。的程序， 实质类似于上述关于平面元件制造的ICs。再者，此减少测量误差 的测量方法，像是上述的DUT分割设计，亦可用在本实施例，并 将在以下详细i兌明。
本发明的再一实施例中，介层电容测试结构及其测试方法，现 已发展到在IC产品的贯穿硅介层(through-silicon-via; TSV )电容 测量与模型化，其以堆叠法封装多个集成电路晶粒(die)。
图11示出一4殳IC产品51的部分截面图，其包含有多个以堆 叠法封装的集成电路晶粒。此堆叠封装的技术为已知的，其提供节 省空间的解决方式，以通过堆叠多个集成电^各晶粒在单一封装中形 成一复杂的电路系统。如图所示，IC产品51包括彼此相叠在上的 第一晶并立55、第二晶并立60及第三晶4立65。在一伊O选实施例中，晶 粒60与65为块状及以硅为基础的集成电路，其具有 一薄的硅基底， 例如厚度约100 iam。晶粒55为块状及以硅为基础的集成电路，但 其具有一厚的硅基底，例如厚度约1000 其可提供晶粒60与
65机械支撑。在其它优选实施例中，晶粒55、 60与65可包括具有 其它基底材料与构造的集成电路，例如锗化硅、砷化镓、化合物半 导体(compound semiconductor )、 复层半导体、纟色缘层上娃(SOI) 及其任何的结合。
继续参考图11,通过介电系占着层(dielectric glue layers) 53， 可1吏晶4立55、 60与654皮it匕电P鬲离。jt匕夕卜，通过已^口的制禾呈才支术， TSVs 45形成在晶粒60与65的硅基底上，以提供下层晶粒的互连 层M与上层晶粒的互连层M之间的电连结。通常有的特性，TSVs 45 —^:大于传统的介层，且通常具有较高的深宽比(深度宽度比)。 可理解的是，当IC的电路密度随着技术进步持续增加时，相邻TSVs 45之间以及TSV 45与具有不同电位的围绕金属层M之间的寄生电 容Cv将可明显的变大。因此，为了要预测IC 51产品的电路性能， 准确测量与模型化关于TSVs的寄生电容就变的很重要。
本实施例的TSV测试结构及其测试方法，实质类似于上述图 7A-7E的说明，其中待测量的介层是传统形成在介电层上者，像是 二氧化石圭层，连接覆盖IC晶粒的下层与上层的互连层。相对地， 本实施例的TSV测试结构，其制程类似于用堆叠法形成具有多个晶 粒的ICs的制程。
图12A示出 一优选实施例中的目标TSV DUT 70的部分截面示 意图。目标TSV DUT 70包括形成于第一晶粒55的介电层ILD—I 上的金属导线57。目标TSV DUT 70还包括形成于第二晶粒60的 介电层ILD一II上的金属导线58。晶粒60堆叠在晶粒55之上，并 通过薄的介电黏着层53与晶粒55相结合。TSVs 45穿通过介电黏 着层53、硅基底61及晶粒60的ILD_II,将晶粒55的金属导线57 连"f妾到晶粒60的金属导线58。似于前述的直流偏压施加到待测量 的TSVs 45以及围绕的金属导线57与58。如图12A所示，像是介 层电容Cv与金属到金属电容Cm的寄生电容可在较佳的测量条件之 下形成。通过上述类似的测量设定可加以测量目标TSV DUT 70的 总电容。
在对照TSV DUT 71上重复测量方法，如图12B所示。对照 TSV DUT 71实质类似于上述的目标TSV DUT 70，其不同4又在于对
照TSV DUT 71移除了待测量的TSVs 45 。如图12B所示，在类似 的偏压条件之下，对照TSVDUT71中不存在介层电容Cv。目标与 对照TSV DUT的电容测量的方法及从该测量结果推导出所欲得的 介层电容的程序，实质类似于上述一般的介层制造的ICs。再者， 此减少误差的测量，像是先前描述的DUT分割设计，亦可用于本 实施例，在此不再赘述。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发 明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可 作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定 者为准。举例而言，介层电容的测试结构及其测量方法，其已揭露 在具有形成在IC的第一与第二互连层之间的介层的实施例。应理 角竿的是，本发明的特4正可测量IC中4壬两个不同的互连层之间的介 层的电容。亦应理解的是，用于优选实施例的各种DUTs的构造不 应被限制在上述的图文中。其它可用于测量的合适DUT构造亦可 落入本发明的范围内，只要呈现本发明下列的特征。首先，目标接 触或介层DUT包括多个个4寺测量的4妾触或介层，其总计电容可净皮 精准地测量。第二，对照DUT与目标DUT实质类似，仅除了对照 DUT移除待测量的4妻触或介层。第三，待测量的接触或介层电容可 从对照DUT与目标DUT的测量结果中得到出来。
此外，本发明的范围并非要限制在上述特定实施例的制程、机 器、制造、合并内容、才几制、方法及步骤。本领域4支术人员可依据 本说明书所揭露的内容理解本发明现在或以后的发展，其实质可依 照所述的实施例达到相同功效或结果。因此，4又利要求应包括这类 的制程、机器、制造、合并内容、机制、方法及步骤。
符号说明
5:测试线15:测i式垫、隔离区
10:IOA、 IOB、 10Bref、10B1、 70、 71:测i式结才勾
11:栅介电层12、 23:主动区
14:栅极
18、18a、 18b、 18c、 40、52:接触
16:导电层20、 21、 37: DUT晶月包
24:马区动端26:感测端
40a、40b:介层30:晶体管
28、29:梳齿35:绝缘基底
40:硅源极岛42:漏才及岛
44:通道绩46:栅极区
48:才册才及氧化层50: LCR表
51:IC产品55、 60、 65:晶粒
53:介电翻着层45: TSVs
57、58:金属导线s:源才及区
d:漏才及区g:栅极
PI:第一测i式垫P2:第二测i式垫
P3:第三测纟式垫Ml:第一互连层
M2::上部互连层CL、 CR:梳状结构
Cl、 C2、 C3、 C4:导电梳状结构
Cco_po:接触到栅极电容 Cg-ml:栅极到金属电容
Cgs:接面电容 Cml—ml:金属到金属电容
Cml-po: Ml到4册才及电容 Cact-po:主动到4册才及电容
Cextra: P余了 Cml-po、 Cco-po及Cact-po之夕卜的电容 Cother:其它的电容 Cv:介层电容。
权利要求
1. 一种在一半导体元件中测量寄生电容的方法，所述方法包含以下步骤提供一第一测试结构，其具有一第一阵列的晶胞，所述第一阵列的各晶胞包含一第一栅极、第一多个待测量的接触及第一多个相邻的导电材质；对所述第一栅极施加一第一偏压，且对所述第一多个待测量的接触与所述第一多个相邻的导电材质施加一第二偏压；在所述第一偏压与所述第二偏压之间测量所述第一测试结构的一第一电容；提供一第二测试结构，其具有一第二阵列的晶胞，其中所述第二阵列的各晶胞包含一第二栅极及第二多个相邻的导电材质，所述第二阵列的各晶胞没有待测量的接触；其中所述第二栅极实质类似于所述第一栅极，且所述第二相邻的导电材质实质类似于所述第一相邻的导电材质；对所述第二栅极施加所述第一偏压，且对所述第二相邻的导电材质施加所述第二偏压；在所述第一偏压与所述第二偏压之间测量所述第二测试结构的一第二电容；以及利用所述第一电容与所述第二电容，计算所述第一栅极与所述第一多个待测量的接触之间的一寄生电容Cco-po。
2. 4艮据4又利要求1所述的方法，其中所述半导体元件为一MOS元 件，其具有一平面的构造，且所述第一多个相邻的导电材质包含一第一导电层及一第一主动区，所述第一导电层覆盖所述第 一4册极且所述第一半导体基底的第一主动区位于所述第一栅 极之下，其中所述第 一多个待测量的接触将所述第 一主动区与 所述第一导电层相耦4姿。
3. 4艮据一又利要求1所述的方法，其中所述半导体元件为一MOS晶 体管，其具有一鳍场效应晶体管(FinFET)构造，且所述第 一多个相邻的导电材质包括一第一导电层、一第一源极岛及一 第一漏极岛，所述第一导电层覆盖所述第一栅极，且所述第一 源极岛与所述第一漏极岛相邻于所述第一栅极，其中所述第一 多个待测量的接触通过所述第 一 导电层耦接到所述第 一 源极 岛与所述第一漏纟及岛。
4. 根据权利要求l所述的方法，其中在所述第一偏压与所述第二 偏压之间测量所述第 一测试结构的一第 一 电容的步骤，通过利 用至少一电感电容电阻(LCR)表的一被动电容的测量方式进行。
5. 根据权利要求l所述的方法，其中在所述第一偏压与所述第二 偏压之间测量所述第一测试结构的一第一电容的步骤，通过包 4舌一基于充电的电容测量(CBCM)方式的一主动电容的测量 方式进行。
6. 根据权利要求l所述的方法，其中所述计算步骤包括依据计算 式<formula>formula see original document page 3</formula>从所述第一电容(CA)与所述第二电容(CB)推导出Cc。-p。，其中N代表所述第一测试结构中所述待测量的接触的总数量。
7. —种在一半导体中测量寄生电容的方法，所述方法包含以下步 骤提供一第一测试结构，其包括一第一导电梳状结构、与 所述第一导电梳状结构互补的一第二导电梳状结构、一第三导 电梳状结构及与所述第三导电梳状结构互补的一第四导电梳 状结构，各所述第一及第二导电梳状结构形成于一第一互连 层，且各所述第三及第四导电冲危状结构形成于一第二互连层；其中所述第 一 导电梳状结构通过第 一 多个待测量的 介层而与所述第四导电梳状结构耦接，所述第二导电梳状 结构通过第二多个^f寺测量的介层而与所述第三导电^f危状 结构耦接，所述第一多个待测量的介层形成在所述第一导 电^^危状结构及所述第四导电才危状结构的相交处，且所述第 二多个待测量的介层形成在所述第二导电梳状结构及所 述第三导电梳状结构的相交处；对所述第一及第四导电^f危状结构施加一第一偏压，且对 所述第二及第三导电才危状结构施加一第二偏压；在所述第 一 偏压与第二偏压之间测量所述第 一 观'J试结构 的一第一电容；提供一第二测试结构，其包含一第五导电梳状结构、与 所述第五导电梳状结构互补的一第六导电梳状结构、一第七导 电梳状结构及与所述第七导电梳状结构互补的 一 第八导电梳 状结构，所述第五及第六导电冲危状结构都形成于所述第 一互连 层，且所述第七及第八导电冲危状结构都形成于所述第二互连 层；其中所述第五及第八导电梳状结构实质分别类似于 所述第一及所述第四导电才危状结构，在所述第五及所述第 八导电桥u状结构之间无待测量的介层；其中所述第六及第七导电梳状结构实质分别类似于 所述第二及所述第三导电梳状结构，在所述第六及所述第七导电梳状结构之间无待测量的介层；对所述第五及所述第八导电桥u状结构施所述第一偏压， 且对所述第六及所述第七导电冲危状结构施加所述第二偏压；在所述第 一 偏压与所述第二偏压之间测量所述第二测试 结构的一第二电容；以及利用所述第 一 及第二电容计算待测量的介层的 一 寄生电令"o
8. 根据权利要求7所述的方法，其中所述计算步骤包括依据计算 式<formula>formula see original document page 5</formula>从所述第一电容(CT)及所述第二电容(CT—ref)所测量 的电容推导出Cv，其中N代表所述第 一测试结构中所述第 一多 个与第二多个待测量的介层的总数量。
9. 一种测试结构，其形成在一半导体基底上，用以测量一半导体 元件的 一 介层与相邻的 一 导电材质之间的寄生电容，所述测试 结构包括一第一导电梳状结构及与所述第一导电梳状结构互补的 一第二导电梳状结构，各所述第 一及第二导电梳状结构形成于 一第一互连层；一第三导电^f危状结构及与所述第三导电冲危状结构互补的 一第四导电梳状结构，各所述第三及第四导电梳状结构形成于 一第二互连层； 第一多个待测量的介层，其形成在所述第一导电梳状结 构及所述第四导电梳状结构的相交处，电耦接所述第一导电梳状结构及所述第四导电梳状结构；以及第二多个待测量的介层，其形成在所述第二导电梳状结 构及所述第三导电梳状结构的相交处，电耦接所述第二导电梳 状结构及所述第三导电才危状结构。
10.根据权利要求9所述的测试结构，还包括一第一探测垫，位于一半导体基底上，耦接到所述第一 导电梳状结构及所述第四导电梳状结构；以及一第二探测塾，位于所述半导体基底上，耦接到所述第 二导电梳状结构及所述第三导电梳状结构。
全文摘要
本发明涉及一种在测量集成电路中的接触及介层寄生电容的测试结构与方法。通过从测量结果中消除非待测量的电容的测量误差，以改良接触及介层电容测量的精准性。首先，电容是在具有待测量的接触或介层电容的目标测试结构所测量的。然后，在实质类似的对照测试结构上测量，而对照测试结构并无待测量的接触或介层。通过测量上述两个测试结构的电容，即可计算出待测量的接触与介层电容。
文档编号G01R27/26GK101363882SQ20081012624
公开日2009年2月11日 申请日期2008年6月26日 优先权日2007年6月29日
发明者刘莎莉, 张克正, 张智援, 洪连嵘, 米玉杰, 董易谕 申请人:台湾积体电路制造股份有限公司