本实用新型涉及检测领域，特别涉及一种测量阀门自适应的高精度频率测量装置。
背景技术：
现有技术中，基于宽范围的频率测量，如频率由0.1Hz至200MHz，将频率测量分为高频段测频、低频段测周。但在分界点处的测量精度不一致，由于选点的不同，存在可能高频段或低频段精度高。
这种测量方式的测量精度还有提升空间。
并且这种测量方式存在测量死区，某段的时间区间的信号测量不到。
另外，用户设定的测量砸门时间或测量刷新时间不合理，导致测量结果为随机值。
FPGA、CPLD等可编程逻辑器件是对数字信号进行处理，因此进入FPGA时已经是数字信号。可编程逻辑器件的时间分辨率是由系统时钟确定的，一般是几百兆赫兹，如果测量信号的频率在兆、十兆、百兆甚至更高的数量级是，显然可编程逻辑器件FPGA的时间分辨率是远远不够的，为了提高测量精度的普遍做法是测量多次求平均值。
由于设计的测量频率由0.1Hz至200MHz，做N次平均的时间变化范围为N*[5ns,10s]，时间跨度非常大，没使用意义，所以普遍实现方案为在某个测量砸门时间内测量信号的周期数。但是此方案有两个缺陷：第一在当前时间砸门内出现的次数不是整数，比如10.5个周期，此时的误差就比较大；第二设定的门限值比实际信号偏小，则测不到正确的信号频率。
技术实现要素：
本实用新型的目的在于，针对上述问题，提供一种测量闸门自适应的高精度频率测量装置。
本实用新型为实现上述目的所采用的技术方案为：
一种测量闸门自适应的高精度频率测量测量装置，其包括信号调理装置、可编程逻辑器件FPGA、控制装置、电源及显示交互部件，该信号调理装置连接信号输入端，该信号调理装置、电源和控制装置分别与该可编程逻辑器件FPGA连接，该控制装置与显示交互部件连接。
该可编程逻辑器件FPGA包括二分频寄存器、边沿检测器、边沿信号计数器、系统时钟、测量控制器、系统时钟计数器，该二分频寄存器、边沿检测器、边沿信号计数器、测量输出寄存器依次连接，该二分频寄存器、边沿检测器、系统时钟计数器、测量控制器分别与该系统时钟连接，该边沿检测器与该测量控制器连接，该系统时钟计数器与该测量输出寄存器连接，该测量控制器分别与该系统时钟计数器、边沿信号计数器连接。
该信号调理装置分别与该测量控制器、二分频寄存器连接。
该测量输出寄存器与该控制装置连接。
通过前述测量闸门自适应的高精度频率测量测量装置实施的测量闸门自适应的高精度频率测量方法，其包括以下步骤：
(1)、设置信号调理装置、可编程逻辑器件FPGA、控制装置、电源及显示交互部件，该信号调理装置连接信号输入端，该信号调理装置、电源和控制装置分别与该可编程逻辑器件FPGA连接，该控制装置与显示交互部件连接；
(2)模拟信号通过信号输入端进入信号调理装置，经过信号调理装置转换为数字信号并输送至可编程逻辑器件FPGA；
(3)数字信号进入可编程逻辑器件FPGA，以该输入信号为时钟对一个二分频寄存器做翻转操作，此二分频寄存器的信号变化周期是输入信号的一半，变化翻转的频率与输入信号一致，然后边沿检测器在系统时钟的驱动下检测寄存器的翻转状态，边沿信号每次沿边沿检测器输出一个时钟高电平，对边沿信号的计数可等效计数输入信号；
(4)以边沿信号作为测量控制器的使能信号，测量控制器检测到系统时钟计数大于数据刷新频率并且边缘信号计数器中数值大于或等于1时，将边沿信号计数器与系统时钟计数器的值更新到测量输出寄存器中，同时复位边沿信号计数器与系统时钟计数器，为下次测量做准备。
其还包括以下步骤：
(5)如果没有信号输入或信号频率低于测量门限，系统时钟计数器的计数值会超过运行参数中的测量溢出值，此时将测量结果置为溢出值同时复位边沿信号计数器与系统时钟计数器，为下次测量做准备；测量溢出状态向用户指出信号幅度或频率低于测量门限或信号已断开。
该可编程逻辑器件FPGA包括二分频寄存器、边沿检测器、边沿信号计数器、系统时钟、测量控制器、系统时钟计数器，该二分频寄存器、边沿检测器、边沿信号计数器、测量输出寄存器依次连接，该二分频寄存器、边沿检测器、系统时钟计数器、测量控制器分别与该系统时钟连接，该边沿检测器与该测量控制器连接，该系统时钟计数器与该测量输出寄存器连接，该测量控制器分别与该系统时钟计数器、边沿信号计数器连接。
该信号调理装置分别与该测量控制器、二分频寄存器连接；该测量输出寄存器与该控制装置连接。
由于测量得到的数值自刷新，刷新频率不受控制装置的性能和读取延迟的影响，所以边沿信号的频率不能高于系统时钟的频率，为了测量的准确性，250MHz的系统时钟测量信号不能高于240MHz，解决方法为对输入信号进行N倍分频，将分频后的信号输入到二分频寄存器，计算出的测量结果乘以N倍。在250MHz的系统时钟和可编程逻辑器件FPGA所能接受的输入频率下，对频率为200～800MHz的输入信号进行测量，测量精度与不分频测量保持一致。
本实用新型的有益效果为：本实用新型能够最大限度提高测量精度，全范围测量精度完全相同。测量闸门时间可调，增加超时门限，可反映信号断开状态。测量值连续自刷新，没有测量死区。任意设定测量闸门时间，实现方法可自适应信号，并得到正确值。将测频与测周两种功能合二为一，降低了可编程逻辑器件资源开销和设计复杂度。
下面结合附图与实施例，对本实用新型进一步说明。
附图说明
图1是本实用新型的结构框图。
具体实施方式
实施例：如图1所示，本实用新型一种测量闸门自适应的高精度频率测量装置，其包括信号调理装置、可编程逻辑器件FPGA、控制装置、电源及显示交互部件，该信号调理装置连接信号输入端，该信号调理装置、电源和控制装置分别与该可编程逻辑器件FPGA连接，该控制装置与显示交互部件连接。
该可编程逻辑器件FPGA包括二分频寄存器、边沿检测器、边沿信号计数器、系统时钟、测量控制器、系统时钟计数器，该二分频寄存器、边沿检测器、边沿信号计数器、测量输出寄存器依次连接，该二分频寄存器、边沿检测器、系统时钟计数器、测量控制器分别与该系统时钟连接，该边沿检测器与该测量控制器连接，该系统时钟计数器与该测量输出寄存器连接，该测量控制器分别与该系统时钟计数器、边沿信号计数器连接。
该信号调理装置分别与该测量控制器、二分频寄存器连接。
该测量输出寄存器与该控制装置连接。
一种通过前述测量闸门自适应的高精度频率测量装置实施的测量闸门自适应的高精度频率测量方法，其包括以下步骤：
(1)、设置信号调理装置、可编程逻辑器件FPGA、控制装置、电源及显示交互部件，该信号调理装置连接信号输入端，该信号调理装置、电源和控制装置分别与该可编程逻辑器件FPGA连接，该控制装置与显示交互部件连接；
(2)模拟信号通过信号输入端进入信号调理装置，经过信号调理装置转换为数字信号并输送至可编程逻辑器件FPGA；
(3)数字信号进入可编程逻辑器件FPGA，以该输入信号为时钟对一个二分频寄存器做翻转操作，此二分频寄存器的信号变化周期是输入信号的一半，变化翻转的频率与输入信号一致，然后边沿检测器在系统时钟的驱动下检测寄存器的翻转状态，边沿信号每次沿边沿检测器输出一个时钟高电平，对边沿信号的计数可等效计数输入信号；
(4)以边沿信号作为测量控制器的使能信号，测量控制器检测到系统时钟计数大于数据刷新频率并且边缘信号计数器中数值大于或等于1时，将边沿信号计数器与系统时钟计数器的值更新到测量输出寄存器中，同时复位边沿信号计数器与系统时钟计数器，为下次测量做准备。
其还包括以下步骤：
(5)如果没有信号输入或信号频率低于测量门限，系统时钟计数器的计数值会超过运行参数中的测量溢出值，此时将测量结果置为溢出值同时复位边沿信号计数器与系统时钟计数器，为下次测量做准备；测量溢出状态向用户指出信号幅度或频率低于测量门限或信号已断开。
该可编程逻辑器件FPGA包括二分频寄存器、边沿检测器、边沿信号计数器、系统时钟、测量控制器、系统时钟计数器，该二分频寄存器、边沿检测器、边沿信号计数器、测量输出寄存器依次连接，该二分频寄存器、边沿检测器、系统时钟计数器、测量控制器分别与该系统时钟连接，该边沿检测器与该测量控制器连接，该系统时钟计数器与该测量输出寄存器连接，该测量控制器分别与该系统时钟计数器、边沿信号计数器连接。
该信号调理装置分别与该测量控制器、二分频寄存器连接；该测量输出寄存器与该控制装置连接。
由于测量得到的数值自刷新，刷新频率不受控制装置的性能和读取延迟的影响，所以边沿信号的频率不能高于系统时钟的频率，为了测量的准确性，250MHz的系统时钟测量信号不能高于240MHz，解决方法为对输入信号进行N倍分频，将分频后的信号输入到二分频寄存器，计算出的测量结果乘以N倍。在250MHz的系统时钟和可编程逻辑器件FPGA所能接受的输入频率下，对频率为200～800MHz的输入信号进行测量，测量精度与不分频测量保持一致。
本实用新型是应用到信号源上的一项功能，为了排除系统时钟对测量结果的影响，以下数据是频率计对本实用新型输出信号的测量值。
本实用新型能够最大限度提高测量精度，全范围测量精度完全相同。测量闸门时间可调，增加超时门限，可反映信号断开状态。测量值连续自刷新，没有测量死区。任意设定测量闸门时间，实现方法可自适应信号，并得到正确值。将测频与测周两种功能合二为一，降低了可编程逻辑器件资源开销和设计复杂度。
以上所述，仅是本实用新型的较佳实施例而已，并非对本实用新型作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本实用新型技术方案范围情况下，都可利用上述揭示的方法和技术内容对本实用新型技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。故凡是未脱离本实用新型技术方案的内容，依据本实用新型之形状、构造及原理所作的等效变化，均应涵盖于本实用新型的保护范围内。