一种数字低压差稳压器及其振铃消除方法
【技术领域】
[0001]本发明涉及电源管理芯片设计领域，特别涉及一种数字低压差稳压器及其振铃消除方法。
【背景技术】
[0002]低压差(LDO)稳压器作为电源管理电路已被广泛应用在便携式电子设备、无线能量传输系统等领域。传统的LDO稳压器为线性电路，相比于开关稳压器电路，其具有输出纹波小、电路结构简单、占用芯片面积小且可以实现全集成等优点。但由于其具有模拟电路特性，导致其工艺可迀移性较差，且难以在低电压下工作。因此，数字LDO稳压器结构应运而生，数字LDO稳压器具备数字电路特性，具有良好的工艺可迀移性，并且能够工作在较低的电源电压下。
[0003]传统的数字LDO稳压器结构如图1所示，包括一个电压比较器、一个串行输入并行输出的双向移位寄存器、一个PM0SFET阵列、一个反馈电阻网络和一个输出电容。当反馈电压小于基准电压时比较器输出“0”，反之为“1”，移位寄存器根据比较器的输出值来控制PM0SFET阵列中晶体管导通数目，进而调整输出电压，最终达到输出稳压的目的。
[0004]一般来说，数字LDO稳压器启动过程中会产生输出过冲现象，之后需要经过较长时间的过阻尼振荡才能使输出电压稳定在满足设计要求的精度内，一般我们把这种振荡现象称为振铃现象。消除振铃现象可使数字LDO稳压器尽快达到稳压值以实现输出稳压，因此，研究与设计一种消除数字低压差稳压器中振铃现象的方法和电路极为重要。
【发明内容】
[0005]本发明的目的是克服现有技术的缺陷，提供一种数字低压差稳压器，采用的技术方案如下:
[0006]—种数字低压差稳压器，包括第一模数转换器、第二模数转换器、数字比较器、第一计数器、第二计数器、第三计数器、减法器、解码器和PM0SFET阵列，所述第一模数转换器和第二模数转换器分别将模拟信号Vf—与V araf转换为数字信号V _和V draf;所述模拟信号Vfbciut为从电路输出端返回的反馈电压；所述数字比较器的输入端分别接数字信号Vdout和Vdraf,用于对数字信号VdciuJP V draf进行比较，并根据比较结果生成一个Comp信号和一个Update信号；所述第一计数器和第二计数器的输入端分别接Update信号，输出端分别与减法器的输入端电连接；所述第三计数器分别接减法器的输出信号、Comp信号和Update信号，输出端与解码器的输入端电连接；所述解码器的输出端与PM0SFET阵列的输入端电连接；所述PM0SFET阵列的输出端通过负载电容Cd妾地，所述电容q并联了互相串联的反馈电阻RfJPRf2;所述第一模数转换器、第二模数转换器、第一计数器、第二计数器和第三计数器分别接系统时钟信号Clk。
[0007]作为优选，本发明中，所述第一计数器、第二计数器、第三计数器和数字比较器还接屋位?曰可Reset ο
[0008]本发明的电路中，模拟电压Vf—与 Varaf分别通过一个模数转换器后输出相应的数字信号Vdciut和V dref^输出的数字电压UP V draf再通过一个数字比较器得到一个Comp信号和一个Update信号:当Vfbciut小于V araf时，输出的数字信号Comp为低电平“O” ；当V 一大于等于Varaf时，输出的数字信号Comp为高平信号“I”。初始的数字信号Update为0，以后每次当Vfbciut发生跃变时，输出的数字信号Update都会加I。Reset则为复位信号，当Reset=“I”时，Update信号、Comp信号、第一计数器的输出值C1、第二计数器的输出值C2、第三计数器的输出值C3都会被清零，只有当Reset输出为“O”时，电路才能正常工作。本结构中的电路信号是时钟上升沿触发的。
[0009]本发明的另一目的是克服现有技术的缺陷，提供一种消除数字低压差稳压器中振铃现象的方法，采用的技术方案如下:
[0010]一种消除数字低压差稳压器中振铃现象的方法，当反馈电压Vfbciu^生跃变且此时电路中导通的PMOS管数目最少时，强制PMOS管导通数目增大，使得反馈电压Vfbciut不会继续减小并且能够保持在基准电压附近。Vfb-是否发生跃变是指在相邻的两个时钟上升沿内，Vfbciut是否从小于基准电压跳变到大于基准电压，或者从大于基准电压跳变到小于基准电压。基准电压即Varaf。
[0011 ] 当输出电压发生跃变且此时导通的PMOS管数目最少时，强制PM0SFET导通数目增大，使得反馈电压Vfbciut不会继续减小并且能够保持在基准电压附近，这样就可以消除振铃现象，实现输出电压快速稳定的目的。
[0012]与现有技术相比，本发明的有益效果:本发明通过在反馈电压Vfbciut发生跃变且导通的PM0SFET数目最少时，强制PM0SFET导通数目发生突变(增大)，使得Vfbciut不会继续减小并且能够保持在基准电压附近，从而消除振铃现象，实现输出电压快速稳定的目的。
【附图说明】
[0013]图1为传统的数字LDO稳压器结构示意图；
[0014]图2为本发明的数字电路示意图；
[0015]图3为本发明的数字电路工作流程框图；
[0016]图4为传统数字LDO稳压器中反馈电压的振铃现象示意图；
[0017]图5为未采用振铃消除电路的传统数字LDO稳压器中，PM0SFET导通数目随时间关系;
[0018]图6为采用本发明提出的振铃消除方法的数字LDO稳压器中，PM0SFET导通数目随时间关系；
[0019]图7为采用本发明提出的振铃消除方法的数字LDO稳压器反馈电压的波形示意图；
[0020]图8为传统数字LDO稳压器与本发明提出的数字电路的输出电压启动波形仿真结果对比示意图。
【具体实施方式】
[0021]下面结合附图和实施例对本发明作进一步详细描述。
[0022]实施例:
[0023]如图2所示，一种数字低压差稳压器，包括:第一模数转换器1、第二模数转换器2、数字比较器3、第一计数器4、第二计数器5、第三计数器7、减法器6、解码器8和PM0SFET阵列9，所述第一模数转换器I和第二模数转换器2分别将模拟信号Vf—与V araf转换为数字信号Vdciut和V dTOf;所述模拟信号V fbciut为从电路输出端返回的反馈电压；所述数字比较器3的输入端分别接数字信号VdciuJP V draf，用于对数字信号VdciuJP V draf进行比较，并根据比较结果生成一个Co