专利名称：一种标识电子元件的系统及方法
技术领域：
本发明涉及集成电路设计及制造领域，特别涉及一种标识电子元件的系统及方法。
背景技术：
在电子产品中包含有大量的电子元件，并且不同电子产品往往包含了大量通用或类似的电子元件，这就需要将同一型号的电子元件在自身进行标识以便在设计电子产品中使用。通常，电子元件制造商会将同一类型的电子元件用厂商标识(ID)以及产品ID来共同标识，并且要保证不能被篡改。
目前，标识电子元件的方法有两种第一种方法，采用在电子元件上外加可擦写器件，如外加可擦除的可编程只读存储器(EEPROM)或Flash只读存储器(ROM)，将厂商ID以及产品ID等用于标识电子元件的信息存储在设置的可擦写器件中。
图1为现有技术中标识电子元件的第一种系统应用示意图，假设该电子元件为信号处理控制芯片11，包含与主机12相连接的主机接口电路13、信号处理单元A～N以及与外设14相连接的外设接口电路15。其中，主机接口电路13、信号处理单元A～N以及外设接口电路15都挂在芯片的总线16上，进行数据的交互；信号处理单元A～N之间也互相连接，并且信号处理单元A和外设接口电路15相连接，进行数据的交互。为了标识该芯片，该芯片需要外加一个EEPROM，并且在芯片内有一个挂在总线16的EEPROM控制器17和EEPROM相连接，其中，EEPROM用于存储芯片的标识，EEPROM控制器17从总线16上接收到由主机12发送的读取芯片标识的命令后，将EEPROM所存储的芯片标识读取出来，通过总线最终发送给发送读取芯片标识命令的主机12。
第二种方法，采用在电子元件上已有的可编程存储电路，如可编程ROM，将厂商ID以及产品ID等用于标识电子元件的信息存储在该可编程存储电路中。
图2为现有技术中标识电子元件的第二种系统应用示意图，假设该电子元件为信号处理控制芯片21，包含与主机12相连接的主机接口电路13、信号处理单元A～N、可编程ROM即片上可擦写ROM以及与外设14相连接的外设接口电路15。其中，主机接口电路13、信号处理单元A～N、片上可擦写ROM以及外设接口电路15都挂在芯片的总线16上，进行数据的交互；信号处理单元A～N之间也互相连接，并且信号处理单元A和外设接口电路15相连接，进行数据的交互。为了标识该芯片，将该芯片的标识存储在片上可擦写ROM中，当片上可擦写ROM从总线16上接收到由主机12发送的读取芯片标识的命令后，将所存储的芯片标识通过总线16最终发送给发送读取芯片标识命令的主机12。
但是，这两种方法都存在着缺点在第一种方法中，为了标识电子元件，必须在电子元件中增加一个用于存储电子元件标识的电路和读取所存储电子元件标识的电路，比如在信号处理控制芯片上增加一个EEPROM芯片，这会增加电子元件体积，且成本较高，并且由于通过软件实现标识电子元件，很可能会导致所存储的电子元件标识被篡改；在第二种方法中，虽然使用电子元件中已有的存储电路存储电子元件标识，比如信号处理控制芯中的片上可擦写ROM，但是由于工艺复杂，成本较高，而且由于也是通过软件实现标识电子元件，很可能会导致所存储的电子元件标识被篡改。
发明内容
有鉴于此，本发明的主要目的在于提供一种标识电子元件的系统，能够使得用于标识电子元件的信息不容易被篡改。
本发明的另一个目的在于提供一种标识电子元件的方法，能够使得用于标识电子元件的信息不容易被篡改。
根据上述目的，本发明的技术方案是这样实现的一种标识电子元件的系统，包含总线，该系统还包含至少一个配置端子、译码选通电路；每个配置端子包含相连接的管芯焊盘和输入缓冲器，输入缓冲器用以识别管芯焊盘的电平状态得到数字信号；所有配置端子分别由其中的输入缓冲器与译码选通电路相连接，并由输入缓冲器将识别管芯焊盘的电平状态得到的数字信号发送给译码选通电路；译码选通电路与所有配置端子中输入缓冲器分别相连接，并与总线相连，接收所有配置端子中输入缓冲器发送的数字信号，进行电路选通，得到电子元件的标识发送到总线上。
该系统还包含至少一对芯片管脚，所述至少一对芯片管脚分别与电子系统的电源或地相连接；每对芯片管脚中有一个芯片管脚还与一个配置端子中的管芯焊盘相连接。
所述每个配置端子进一步包含上拉电阻，所述上拉电阻一端连接芯片管芯的电源环；另一端连接于配置端子中的管芯焊盘。
所述输入缓冲器为包含上拉电阻的输入缓冲器。
该系统还包含芯片管脚，所述芯片管脚与一个或多个配置端子中的管芯焊盘相连接，且芯片管脚同时与电子系统的地相连接。
所述每个配置端子进一步包含下拉电阻，所述下拉电阻一端连接芯片管芯的地环；另一端连接于配置端子中的管芯焊盘。
所述输入缓冲器为包含下拉电阻的输入缓冲器。
该系统还包含芯片管脚，所述芯片管脚与一个或多个配置端子中的管芯焊盘相连接，且芯片管脚同时与电子系统的电源相连接。
一种标识电子元件的方法，在芯片管芯中设置至少一个配置端子，该方法包含以下步骤a、连接每个配置端子中的输入缓冲器和管芯焊盘、连接每个配置端子中输入缓冲器与译码选通电路、连接译码选通电路与电子元件的总线；b、每个配置端子中输入缓冲器分别识别与自身连接的管芯焊盘的电平状态，得到数字信号，并发送给译码选通电路；c、译码选通电路接收每个配置端子中输入缓冲器发送的数字信号，进行电路选通，获取电子元件的标识，并发送到电子元件的总线上。
所述步骤a进一步包含连接芯片管脚与电子系统的电源或地，连接每个配置端子中管芯焊盘与芯片管脚；当管芯焊盘连接的是与电子系统的电源连接的芯片管脚，步骤b中输入缓冲器识别的管芯焊盘的电平状态为高电平，得到数字信号“1”；当管芯焊盘连接的是与电子系统的地连接的芯片管脚，步骤b中输入缓冲器识别的管芯焊盘的电平状态为低电平，得到数字信号“0”。
所述步骤a进一步包含将电源环与配置端子中管芯焊盘通过上拉电阻进行连接，且将管芯焊盘悬空；或者将地环与配置端子中管芯焊盘通过下拉电阻进行连接，且连接管芯焊盘与连接电源的芯片管脚。
步骤b中输入缓冲器识别的管芯焊盘的电平状态为高电平，得到数字信号“1”。
所述步骤a进一步包含将地环与配置端子中管芯焊盘通过下拉电阻进行连接，且将管芯焊盘悬空；或者将电源环与配置端子中管芯焊盘通过上拉电阻进行连接，且连接管芯焊盘与连接地的芯片管脚。
步骤b中输入缓冲器识别的管芯焊盘的电平状态为低电平，得到数字信号“0”。
本发明采用硬件配置方式对电子元件进行标识，即在电子元件的设计阶段引入配置端子，电子元件内部的逻辑识别配置端子的不同状态，产生不同的编码，此编码即为电子元件的标识。本发明有以下的有益效果1)本发明在电子元件的封装阶段对硬件进行配置，电子元件的标识根据硬件配置情况产生，因此采用本发明，可以使得用于标识电子元件的信息不容易被篡改。
2)本发明中采用的配置端子体积小，可以基本不改变原有电子元件的体积和形状，且比起现有技术可以节约成本。
3)本发明中采用带上拉电阻或下拉电阻的输入缓冲器，由于只需一个连接电源的芯片管脚或连接地的芯片管脚，可以避免交叉连线而容易导致的短路，可靠性高。
图1为现有技术中标识电子元件的第一种系统应用示意图；图2为现有技术中标识电子元件的第二种系统应用示意图；图3为本发明实施例1利用配置端子标识电子元件的系统结构示意图；图4为本发明实施例1利用配置端子标识电子元件的系统应用示意图；图5为本发明实施例2配置端子包含上拉电阻时第一种系统结构示意图；图6为本发明实施例2配置端子包含上拉电阻时第二种系统结构示意图；图7为本发明实施例2配置端子包含上拉电阻时第三种系统结构示意图；图8为本发明实施例2配置端子包含上拉电阻时系统应用示意图；图9为本发明实施例3配置端子包含下拉电阻时第一种系统结构示意图；图10为本发明实施例3配置端子包含下拉电阻时第二种系统结构示意图；图11为本发明实施例3配置端子包含下拉电阻时第三种系统结构示意图；图12为本发明实施例3配置端子包含下拉电阻时系统应用示意图；图13为本发明中标识电子元件方法一的流程图；图14为本发明中标识电子元件方法二的流程图。
具体实施例方式
通常，芯片包含芯片封装和芯片管芯，芯片封装上的焊点叫芯片管脚或管脚(PIN)，芯片管芯上的焊点叫管芯焊盘或焊盘(PAD)，一般，每个芯片封装上的芯片管脚在芯片管芯上都有至少一个与之连接的管芯焊盘与之对应，而每个芯片管芯上的管芯焊盘不一定都有一个芯片封装上的芯片管脚与之对应。
本发明中，为了保证用于标识电子元件的信息不容易被篡改，采用硬件配置方式对电子元件进行标识，具体过程为在电子元件的设计阶段引入配置端子，电子元件内部的逻辑识别配置端子的不同状态，经过译码选通电路选通产生不同的编码，此编码即为电子元件的标识。某个配置端子的状态可以通过芯片封装内部引线确定，也可以由配置端子中上拉电阻或下拉电阻直接得到，此处，内部引线是指连接管芯焊盘与芯片管脚的连线，所述的芯片管脚连接至电子系统的电源或地，其中，电子系统是指包含所述电子元件的系统，比如包含所述电子元件的电子产品。
以下参考附图并举实施例，对本发明进一步详细说明。
实施例1利用配置端子标识电子元件。
请参见图3，图3为利用配置端子标识电子元件的系统结构示意图，图3所示的系统包含芯片管脚即电源管脚VDD0/地管脚VSS0～电源管脚VDDn/地管脚VSSn共n+1对芯片管脚、配置端子0～n共n+1个配置端子、译码选通电路31，其中，每个电源管脚/地管脚对为VDDi/VSSi，与其相对应的配置端子i包含输入缓冲器ID[i]和管芯焊盘i，n为自然数，i＝0～n。
图3中，n+1对芯片管脚的一端分别与电子系统的电源或地连接，n+1对芯片管脚中n+1个芯片管脚的另一端与n+1个配置端子中的管芯焊盘相连接。具体地说n+1对芯片管脚中，VDD0～VDDn的一端分别与电子系统的电源相连接，VSS0～VSSn的一端分别与电子系统的地相连接；每对芯片管脚VDDi/VSSi中的VDDi或VSSi与配置端子i中的管芯焊盘i相连接。
配置端子0～n的一端分别与n+1对芯片管脚VDD0/VSS0～VDDn/VSSn中的n+1个芯片管脚相连接，另一端与译码选通电路31相连接，即配置端子i中的管芯焊盘i与芯片管脚VDDi或VSSi相连接；配置端子i中的输入缓冲器ID[i]与译码选通电路31相连接。此处，配置端子i包含相连接的管芯焊盘i和输入缓冲器ID[i]，输入缓冲器ID[i]用以识别管芯焊盘i的电平状态，得到数字信号；并将数字信号发送给译码选通电路31。至于管芯焊盘的电平状态，当管芯焊盘i与连接电源的VDDi相连接时，输入缓冲器ID[i]识别的管芯焊盘电平状态为高电平，得到数字信号“1”，即ID[i]＝1；当管芯焊盘i与连接地的VSSi相连接时，输入缓冲器ID[i]识别的管芯焊盘电平状态为低电平，得到数字信号“0”，即ID[i]＝0。
译码选通电路31和配置端子0～n中的输入缓冲器ID
-ID[n]相连接，并通过数据读出总线32与电子元件的总线相连接，此处，译码选通电路31将从配置端子0～n发送来的数字信号进行电路选通，得到电子元件的标识，并将电子元件的标识通过数据读出总线32发送到电子元件的总线上。
由于每个配置端子均可以得到一位数字信号“0”或“1”，n+1个配置端子将得到n+1位数字信号，因此利用图3所示的系统，通过n+1个配置端子中每个配置端子与连接电源或连接地的芯片管脚的不同连接，最终可以获得从“00..000”到“11..111”的共2n+1个不同的n+1位编码，即电子元件标识。
图3中，给n+1个管芯焊盘0～n配置了n+1对芯片管脚VDD0/VSS0～VDDn/VSSn，其中n+1个管芯焊盘与n+1个芯片管脚相连接，即管芯焊盘i与芯片管脚VDDi或VSSi相连接。实际应用中，也可以给n+1个管芯焊盘配置少于n+1对的芯片管脚，比如VDD与VSS交错配置的n+2个芯片管脚等，此时每对管芯焊盘依然可以与芯片管脚对VDD/VSS中的一个相连接。
请参见图4，图4为本发明实施例1标识电子元件的系统应用示意图，如图4所示，假设该电子元件为信号处理控制芯片41，包含与主机12相连接的主机接口电路13、信号处理单元A～N以及与外设14相连接的外设接口电路15。其中，主机接口电路13、信号处理单元A～N以及外设接口电路15都挂在芯片的总线16上，进行数据的交互；信号处理单元A～N之间也互相连接，并且信号处理单元A和外设接口电路15相连接，进行数据的交互。为了标识该芯片，将图3所述的系统挂在芯片的总线16上，具体地说图4中译码选通电路47包含图3中的译码选通电路31，图4中输入缓冲器ID
-ID[n]、管芯焊盘0～n、芯片管脚VDD0～VDDn、VSS0～VSSn与图3中相同。当译码选通电路47接收到由主机12发送的读取芯片标识的命令后，通过图3所示的系统获得芯片标识，并通过芯片的总线16最终将芯片标识发送给发送读取芯片标识命令的主机12。
本发明还提出如实施例2配置端子包含上拉电阻，以及如实施例3配置端子包含下拉电阻的方案。
实施例2配置端子包含上拉电阻。
实施例2中，每个配置端子i包含输入缓冲器ID[i]以及与其相连接的管芯焊盘i、上拉电阻i，其中，上拉电阻i的一端连接芯片管芯的电源环(Power Ring)，另一端连接管芯焊盘i。根据现有技术，在电子元件的电路设计阶段，芯片管芯的电源环已连接至芯片管芯的电源焊盘(PAD)，电源焊盘已连接至芯片封装的电源管脚(PIN)，此处的电源焊盘与电源管脚不是专门为上拉电阻配置的，而是没有上拉电阻的时候电子元件本身也需要的。
请参见图5，图5为配置端子包含上拉电阻时第一种系统结构示意图。如图5所示，配置端子包含上拉电阻时，标识电子元件的系统包含配置端子0～n共n+1个配置端子、译码选通电路31，其中，配置端子i包含输入缓冲器ID[i]、管芯焊盘i、上拉电阻i，n为自然数，i＝0～n。
图5中，配置端子0～n的一端均为悬空，另一端与译码选通电路31相连接，配置端子i中输入缓冲器ID[i]识别管芯焊盘i的电平状态得到数字信号，此时，所有管芯焊盘的电平状态均由上拉电阻得到，为高电平，所有输入缓冲器均得到数字信号“1”，即ID
＝1、ID[1]＝1、...、ID[n]＝1，配置端子0～n将此n+1位的数字信号发送给译码选通电路31，经过译码选通电路31得到的电子元件标识为n+1位的数据“111...11”。
译码选通电路31和配置端子0～n中的输入缓冲器ID
～ID[n]相连接，并通过数据读出总线32与电子元件的总线相连接，将从配置端子0～n中输入缓冲器发送来的数字信号进行电路选通，得到电子元件的标识，将电子元件的标识通过数据读出总线32发送到电子元件的总线上。
图5中配置端子的一端除了悬空，也可以连接芯片管脚，如图6、图7所示。
请参见图6，图6为配置端子包含上拉电阻时第二种系统结构示意图。如图6所示的标识电子元件的系统包含芯片管脚VSS、配置端子0～n共n+1个配置端子、译码选通电路31，其中，配置端子i包含输入缓冲器ID[i]、管芯焊盘i、上拉电阻i，n为自然数，i＝0～n。
图6中，芯片管脚VSS的一端与电子系统的地连接，另一端与配置端子1中的管芯焊盘1相连接。
配置端子0～n的一端与译码选通电路31相连接，配置端子0、2～n的另一端悬空，配置端子1的另一端与芯片管脚VSS相连接，配置端子i中输入缓冲器ID[i]识别管芯焊盘i的电平状态得到数字信号，其中，另一端悬空的管芯焊盘的电平状态由上拉电阻得到，为高电平，输入缓冲器得到数字信号“1”，即ID
＝1、ID[2]＝1、...、ID[n]＝1；另一端与VSS相连接管芯焊盘的电平状态由连接地的芯片管脚VSS得到，为低电平，输入缓冲器得到数字信号“0”，即ID[1]＝0，配置端子0～n将此n+1位的数字信号发送给译码选通电路31，经过译码选通电路31得到的电子元件标识为n+1位的数据“101...11”。
译码选通电路31和配置端子0～n中的输入缓冲器ID
-ID[n]相连接，并通过数据读出总线32与电子元件的总线相连接，将从配置端子0～n中输入缓冲器发送来的数字信号进行电路选通，得到电子元件的标识，将电子元件的标识通过数据读出总线32发送到电子元件的总线上。
请参见图7，图7为配置端子包含上拉电阻时第三种系统结构示意图。如图7所示的标识电子元件的系统包含芯片管脚VSS、配置端子0～n共n+1个配置端子、译码选通电路31，其中，配置端子i包含输入缓冲器ID[i]、管芯焊盘i、上拉电阻i，n为自然数，i＝0～n。
图7中，芯片管脚VSS的一端与电子系统的地连接，另一端与n+1个配置端子中的管芯焊盘相连接。
配置端子0～n的一端与译码选通电路31相连接，另一端均与芯片管脚VSS相连接，配置端子i中输入缓冲器ID[i]识别管芯焊盘i的电平状态得到数字信号，此时，管芯焊盘的电平状态均由连接地的芯片管脚VSS得到，为低电平，输入缓冲器均得到数字信号“0”，即ID
＝0、ID[1]＝0、...、ID[n]＝0，配置端子0～n将此n+1位的数字信号发送给译码选通电路31，经过译码选通电路31得到的电子元件标识为n+1位的数据“00..000”。
译码选通电路31和配置端子0～n中的输入缓冲器ID
～ID[n]相连接，并通过数据读出总线32与电子元件的总线相连接，将从配置端子0～n中输入缓冲器发送来的数字信号进行电路选通，得到电子元件的标识，将电子元件的标识通过数据读出总线32发送到电子元件的总线上。
图5、图6、图7为配置端子包含上拉电阻时的实施例，通过改变配置端子0～n中管芯焊盘0～n与芯片管脚VSS的连接或不连接，配置端子包含上拉电阻的标识电子元件的系统最终可以获得从“00..000”到“11..111”的共2n+1个不同的n+1位编码，即电子元件标识。
请参见图8，图8为配置端子包含上拉电阻时系统应用示意图，如图8所示，假设该电子元件为信号处理控制芯片81，包含与主机12相连接的主机接口电路13、信号处理单元A～N以及与外设14相连接的外设接口电路15。其中，主机接口电路13、信号处理单元A～N以及外设接口电路15都挂在芯片的总线16上，进行数据的交互；信号处理单元A～N之间也互相连接，并且信号处理单元A和外设接口电路15相连接，进行数据的交互。为了标识该芯片，可以将图5、图6或图7所述的系统挂在芯片的总线16上，图8所示为将其中图7所述的系统挂在芯片的总线16上，具体地说图8中译码选通电路47包含图7中的译码选通电路31，图8中输入缓冲器ID
～ID[n]、管芯焊盘0～n、芯片管脚VSS与图7中相同。当译码选通电路47接收到由主机12发送的读取芯片标识的命令后，通过图7所示的系统获得的芯片标识通过芯片的总线16最终发送给发送读取芯片标识命令的主机12。
实施例2中，配置端子包含管芯焊盘、输入缓冲器、上拉电阻，实际应用中，存在自身带有上拉电阻的输入缓冲器，这种情况下，配置端子就包含管芯焊盘和带上拉电阻的输入缓冲器。
实施例3配置端子包含下拉电阻。
实施例3中，每个配置端子i包含输入缓冲器ID[i]以及与其相连接的管芯焊盘i、下拉电阻i，其中，下拉电阻i的一端连接芯片管芯的地环(GroundRing)，另一端连接管芯焊盘i。根据现有技术，在电子元件的电路设计阶段，芯片管芯的地环已连接至芯片管芯的地焊盘(PAD)，地焊盘已连接至芯片封装的地管脚(PIN)，此处的地焊盘与地管脚不是专门为下拉电阻配置的，而是没有下拉电阻的时候电子元件本身也需要的。
请参见图9，图9为配置端子包含下拉电阻时第一种系统结构示意图。如图9所示，配置端子包含下拉电阻时，标识电子元件的系统包含配置端子0～n共n+1个配置端子、译码选通电路31，其中，配置端子i包含输入缓冲器ID[i]、管芯焊盘i、下拉电阻i，n为自然数，i＝0～n。
图9中，配置端子0～n的一端均为悬空，另一端与译码选通电路31相连接，配置端子i中输入缓冲器ID[i]识别管芯焊盘i的电平状态得到数字信号，此时，所有管芯焊盘的电平状态均由下拉电阻得到，为低电平，输入缓冲器均得到数字信号“0”，即ID
＝0、ID[1]＝0、...、ID[n]＝0，配置端子0～n将此n+1位的数字信号发送给译码选通电路31，经过译码选通电路31得到的电子元件标识为n+1位的数据“00...000”。
译码选通电路31和配置端子0～n中的输入缓冲器ID
～ID[n]相连接，并通过数据读出总线32与电子元件的总线相连接，将从配置端子0～n中输入缓冲器发送来的数字信号进行电路选通，得到电子元件的标识，将电子元件的标识通过数据读出总线32发送到电子元件的总线上。
图9中配置端子的另一端除了悬空，也可以连接芯片管脚，如图10、图11所示。
请参见图10，图10为配置端子包含下拉电阻时第一种系统结构示意图。如图10所示的标识电子元件的系统包含芯片管脚VDD、配置端子0～n共n+1个配置端子、译码选通电路31，其中，配置端子i包含输入缓冲器ID[i]、管芯焊盘i、下拉电阻i，n为自然数，i＝0～n。
图10中，芯片管脚VDD的一端与电子系统的电源相连接，另一端与配置端子1中的管芯焊盘1相连接。
配置端子0～n的一端与译码选通电路31相连接，配置端子0、2～n的另一端悬空，配置端子1的另一端与芯片管脚VDD相连接，配置端子i中输入缓冲器ID[i]识别管芯焊盘i的电平状态得到数字信号，其中，另一端悬空的管芯焊盘的电平状态由下拉电阻得到，为低电平，输入缓冲器得到数字信号“0”，即ID
＝0、ID[2]＝0、...、ID[n]＝0；另一端与VDD相连接管芯焊盘的电平状态由连接电源的芯片管脚VDD得到，为高电平，输入缓冲器得到数字信号“1”，即ID[1]＝1配置端子0～n将此n+1位的数字信号发送给译码选通电路31，经过译码选通电路31得到的电子元件标识为n+1位的数据“010...00”。
译码选通电路31和配置端子0～n中的输入缓冲器ID
～ID[n]相连接，并通过数据读出总线32与电子元件的总线相连接，将从配置端子0～n中输入缓冲器发送来的数字信号进行电路选通，得到电子元件的标识，将电子元件的标识通过数据读出总线32发送到电子元件的总线上。
请参见图11，图11为配置端子包含下拉电阻时第三种系统结构示意图。如图11所示的标识电子元件的系统包含芯片管脚VDD、配置端子0～n共n+1个配置端子、译码选通电路31，其中，配置端子i包含输入缓冲器ID[i]、管芯焊盘i、下拉电阻i，n为自然数，i＝0～n。
图11中，芯片管脚VDD的一端与电子系统的电源相连接，另一端与n+1个配置端子中的管芯焊盘相连接。
配置端子0～n的一端与译码选通电路31相连接，另一端均与芯片管脚VDD相连接，配置端子i中输入缓冲器ID[i]识别管芯焊盘i的电平状态得到数字信号，此时，所有管芯焊盘的电平状态均由连接电源的芯片管脚VDD得到，为高电平，输入缓冲器得到数字信号“1”，即ID
＝1、ID[1]＝1、...、ID[n]＝1，配置端子0～n将此n+1位的数字信号发送给译码选通电路31，经过译码选通电路31得到的电子元件标识为n+1位的数据“11..111”。
译码选通电路31和配置端子0～n中的输入缓冲器ID
～ID[n]相连接，并通过数据读出总线32与电子元件的总线相连接，将从配置端子0～n中输入缓冲器发送来的数字信号进行电路选通，得到电子元件的标识，将电子元件的标识通过数据读出总线32发送到电子元件的总线上。
图9、图10、图11为配置端子包含下拉电阻时的实施例，通过改变配置端子0～n中管芯焊盘0～n与芯片管脚VDD的连接或不连接，配置端子包含下拉电阻的标识电子元件的系统最终可以获得从“00..000”到“11..111”的共2n+1个不同的n+1位编码，即电子元件标识。
请参见图12，图12为配置端子包含下拉电阻时系统应用示意图，如图12所示，假设该电子元件为信号处理控制芯片121，包含与主机12相连接的主机接口电路13、信号处理单元A～N以及与外设14相连接的外设接口电路15。其中，主机接口电路13、信号处理单元A～N以及外设接口电路15都挂在芯片的总线16上，进行数据的交互；信号处理单元A～N之间也互相连接，并且信号处理单元A和外设接口电路15相连接，进行数据的交互。为了标识该芯片，可以将图9、图10或图11所述的系统挂在芯片的总线16上，图12所示为将其中图11所述的系统挂在芯片的总线16上，具体地说图12中译码选通电路47包含图11中的译码选通电路31，图12中输入缓冲器ID
～ID[n]、管芯焊盘0～n、芯片管脚VDD与图11中相同。当译码选通电路47接收到由主机12发送的读取芯片标识的命令后，通过图11所示的系统获得的芯片标识通过芯片的总线16最终发送给发送读取芯片标识命令的主机12。
实施例3中，配置端子包含管芯焊盘、输入缓冲器、下拉电阻，实际应用中，存在自身带有下拉电阻的输入缓冲器，这种情况下，配置端子就包含管芯焊盘和带下拉电阻的输入缓冲器。
本发明根据实施例1中标识电子元件的系统，提出标识电子元件的方法一。请参见图13，图13为标识电子元件方法一的流程图，如图13所示，标识电子元件的方法一包含以下步骤步骤131连接配置端子中包含的输入缓冲器和管芯焊盘、连接n+1个配置端子中输入缓冲器与译码选通电路、连接译码选通电路与电子元件的总线、连接芯片管脚与电子系统的电源或地，n为自然数。此处，通常给每一个配置端子分配一对芯片管脚，其中的一个芯片管脚与电子系统的电源连接，另一个芯片管脚与电子系统的地连接。
步骤131在电子元件的电路设计阶段进行。
步骤132将n+1个配置端子中的管芯焊盘分别与一个连接电源的芯片管脚或连接地的芯片管脚连接。
步骤132是在电子元件的封装阶段进行。
步骤133n+1个配置端子中输入缓冲器分别识别与其相连接的管芯焊盘的电平状态，得到数字信号，并发送给译码选通电路。
步骤133中，配置端子中输入缓冲器识别的管芯焊盘的电平状态与其连接的芯片管脚有关当管芯焊盘连接的是与电子系统的电源连接的芯片管脚，输入缓冲器识别的管芯焊盘的电平状态为高电平，得到数字信号“1”；当管芯焊盘连接的是与电子系统的地连接的芯片管脚，输入缓冲器识别的管芯焊盘的电平状态为低电平，得到数字信号“0”。
步骤134译码选通电路接收配置端子中输入缓冲器发送的数字信号，进行电路选通，获取电子元件的标识，并将电子元件的标识发送到电子元件的总线上。此处通常是主机向译码选通电路发送读取电子元件标识的命令，译码选通电路接收读取电子元件标识的命令后，进行电路选通，获取电子元件的标识。
本发明根据实施例2、实施例3中标识电子元件的系统，提出标识电子元件的方法二。请参见图14，图14为标识电子元件方法二的流程图，如图14所示，标识电子元件的方法二包含以下步骤步骤141连接配置端子中包含的输入缓冲器和管芯焊盘、配置端子中输入缓冲器上拉电阻或下拉电阻、连接n+1个配置端子中输入缓冲器与译码选通电路、连接译码选通电路与电子元件的总线、n为自然数。
步骤141中，所述输入缓冲器上拉电阻，是指将电源环与配置端子中管芯焊盘通过上拉电阻进行连接；所述输入缓冲器下拉电阻，是指将地环与配置端子中管芯焊盘通过下拉电阻进行连接。
步骤141在电子元件的电路设计阶段进行。
步骤142n+1个配置端子中的管芯焊盘可以悬空，与上拉电阻的输入缓冲器连接的管芯焊盘中部分或者全部也可以与连接地的芯片管脚连接，与下拉电阻的输入缓冲器连接的管芯焊盘中部分或者全部也可以与连接电源的芯片管脚连接。
步骤142是在电子元件的封装阶段进行。
步骤143n+1个配置端子中输入缓冲器分别识别与其相连接的管芯焊盘的电平状态，得到数字信号，并发送给译码选通电路。
步骤143中，当配置端子中输入缓冲器上拉电阻、且管芯焊盘悬空，或配置端子中输入缓冲器下拉电阻、且管芯焊盘与连接电源的芯片管脚相连接，则配置端子中输入缓冲器识别的管芯焊盘的电平状态为高电平，得到数字信号“1”；当配置端子中输入缓冲器下拉电阻、且管芯焊盘悬空，或配置端子中输入缓冲器上拉电阻、且管芯焊盘与连接地的芯片管脚相连接，则输入缓冲器识别的管芯焊盘的电平状态为低电平，得到数字信号“0”。
步骤144译码选通电路接收配置端子中输入缓冲器发送的数字信号，进行电路选通，获取电子元件的标识，并将电子元件的标识发送到电子元件的总线上。此处通常是主机向译码选通电路发送读取电子元件标识的命令，译码选通电路接收读取电子元件标识的命令后，进行电路选通，获取电子元件的标识。
图14中，配置端子中输入缓冲器上拉电阻或下拉电阻，实际应用时，也可以直接使用带上拉电阻或带下拉电阻的输入缓冲器。
本发明中，不带上拉电阻或下拉电阻的输入缓冲器可以利用现有技术中的标准器件；带上拉电阻或下拉电阻的输入缓冲器也可以利用现有技术中的标准器件。本发明中，用于生成电子元件标识的译码选通电路31可以是新增加，也可以是在电子元件原有的译码选通电路上增加对应于n+1个配置端子的部分。
以上所述仅为本发明的较佳实施例而已，并非用于限定本发明。
权利要求
1.一种标识电子元件的系统，包含总线，其特征在于，该系统还包含至少一个配置端子、译码选通电路；每个配置端子包含相连接的管芯焊盘和输入缓冲器，输入缓冲器用以识别管芯焊盘的电平状态得到数字信号；所有配置端子分别由其中的输入缓冲器与译码选通电路相连接，并由输入缓冲器将识别管芯焊盘的电平状态得到的数字信号发送给译码选通电路；译码选通电路与所有配置端子中输入缓冲器分别相连接，并与总线相连，接收所有配置端子中输入缓冲器发送的数字信号，进行电路选通，得到电子元件的标识发送到总线上。
2.根据权利要求1所述的系统，其特征在于，该系统还包含至少一对芯片管脚，所述至少一对芯片管脚分别与电子系统的电源或地相连接；每对芯片管脚中有一个芯片管脚还与一个配置端子中的管芯焊盘相连接。
3.根据权利要求1所述的系统，其特征在于，所述每个配置端子进一步包含上拉电阻，所述上拉电阻一端连接芯片管芯的电源环；另一端连接于配置端子中的管芯焊盘。
4.根据权利要求1所述的系统，其特征在于，所述输入缓冲器为包含上拉电阻的输入缓冲器。
5.根据权利要求3或4所述的系统，其特征在于，该系统还包含芯片管脚，所述芯片管脚与一个或多个配置端子中的管芯焊盘相连接，且芯片管脚同时与电子系统的地相连接。
6.根据权利要求1所述的系统，其特征在于，所述每个配置端子进一步包含下拉电阻，所述下拉电阻一端连接芯片管芯的地环；另一端连接于配置端子中的管芯焊盘。
7.根据权利要求1所述的系统，其特征在于，所述输入缓冲器为包含下拉电阻的输入缓冲器。
8.根据权利要求6或7所述的系统，其特征在于，该系统还包含芯片管脚，所述芯片管脚与一个或多个配置端子中的管芯焊盘相连接，且芯片管脚同时与电子系统的电源相连接。
9.一种标识电子元件的方法，其特征在于，在芯片管芯中设置至少一个配置端子，该方法包含以下步骤a、连接每个配置端子中的输入缓冲器和管芯焊盘、连接每个配置端子中输入缓冲器与译码选通电路、连接译码选通电路与电子元件的总线；b、每个配置端子中输入缓冲器分别识别与自身连接的管芯焊盘的电平状态，得到数字信号，并发送给译码选通电路；c、译码选通电路接收每个配置端子中输入缓冲器发送的数字信号，进行电路选通，获取电子元件的标识，并发送到电子元件的总线上。
10.根据权利要求9所述的方法，其特征在于，所述步骤a进一步包含连接芯片管脚与电子系统的电源或地，连接每个配置端子中管芯焊盘与芯片管脚；当管芯焊盘连接的是与电子系统的电源连接的芯片管脚，步骤b中输入缓冲器识别的管芯焊盘的电平状态为高电平，得到数字信号“1”；当管芯焊盘连接的是与电子系统的地连接的芯片管脚，步骤b中输入缓冲器识别的管芯焊盘的电平状态为低电平，得到数字信号“0”。
11.根据权利要求9所述的方法，其特征在于，所述步骤a进一步包含将电源环与配置端子中管芯焊盘通过上拉电阻进行连接，且将管芯焊盘悬空；或者将地环与配置端子中管芯焊盘通过下拉电阻进行连接，且连接管芯焊盘与连接电源的芯片管脚。
12.根据权利要求11所述的方法，其特征在于，步骤b中输入缓冲器识别的管芯焊盘的电平状态为高电平，得到数字信号“1”。
13.根据权利要求9所述的方法，其特征在于，所述步骤a进一步包含将地环与配置端子中管芯焊盘通过下拉电阻进行连接，且将管芯焊盘悬空；或者将电源环与配置端子中管芯焊盘通过上拉电阻进行连接，且连接管芯焊盘与连接地的芯片管脚。
14.根据权利要求13所述的方法，其特征在于，步骤b中输入缓冲器识别的管芯焊盘的电平状态为低电平，得到数字信号“0”。
全文摘要
一种标识电子元件的系统，包含总线，该系统还包含至少一个配置端子、译码选通电路；每个配置端子包含相连接的管芯焊盘和输入缓冲器，输入缓冲器用以识别管芯焊盘的电平状态得到数字信号；所有配置端子分别由其中的输入缓冲器与译码选通电路相连接，并将由输入缓冲器将识别管芯焊盘的电平状态得到的数字信号发送给译码选通电路；译码选通电路与所有配置端子中输入缓冲器分别相连接，还与总线相连接，接收所有配置端子中输入缓冲器发送的数字信号，进行电路选通，得到电子元件的标识，发送到总线上。本发明还提供了标识电子元件的方法。本发明提供的系统和方法能够使得用于标识电子元件的信息不容易被篡改。
文档编号G06F17/50GK1744095SQ20051010495
公开日2006年3月8日 申请日期2005年9月22日 优先权日2005年9月22日
发明者金传恩 申请人:北京中星微电子有限公司