电子元件及其制法
【技术领域】
[0001] 本发明涉及一种电子元件及其制法。
【背景技术】
[0002] 目前软性电子（flexibleelectronics)装置或软性显示器为业界的发展重点之 一，为了提升电子装置的挽曲特性，而提出W有机材料（例如有机半导体、有机介电层或有 机导电膜）构成电子元件的作法，然而，现今使用有机材料的电子元件的电性并无法与使 用无机材料的电子元件相比，不易达到产品所需的规格，因此软性电子装置仍需要使用无 机材料来制作电子元件，但是却牺牲了电子元件的挽曲特性，而不符合现今软性电子的发 展趋势。
【发明内容】
[000引本发明的目的为提供一种电子元件及其制法，具有较佳的挽曲特性与电性，并可 节省制作成本及时间。
[0004] 本发明的一实施例提供一种电子元件，包括：承载板；第一金属层，其配置于承载 板上；介电层，其配置于第一金属层上，且第一金属层与介电层的图案一致；半导体层，其 配置于介电层上；软质层，其配置于承载板上，W包覆第一金属层、介电层与半导体层，软质 层的杨氏模数（Young'smo化Ius)小于40十亿帕斯卡（GPa);至少一第一开孔，其贯穿软 质层；W及至少一第二金属层，其配置于软质层上与第一开孔中，W电性连接半导体层。
[0005] 本发明的一实施例提供另一种电子元件，包括：承载板；第一金属层，其配置于承 载板上；介电层，其配置于第一金属层上，且第一金属层与介电层的外缘图案一致，第一金 属层与介电层配置成多个不相连的图案化区块；软质层，其配置于承载板上，W包覆第一金 属层与介电层，且软质层的杨氏模数小于40十亿帕斯卡；至少一第一开孔，其贯穿软质层 与介电层；W及至少一第二金属层，其配置于软质层上与第一开孔中，W电性连接第一金属 层，且不同图案化区块的第二金属层彼此相连。
[0006] 本发明的另一实施例提供一种电子元件的制法，包括：于承载板上形成第一金属 层；于第一金属层上形成介电层；于介电层上形成半导体层；进行图案化制程，W令第一金 属层与介电层的图案一致；于承载板上形成软质层，W包覆第一金属层、介电层与半导体 层，软质层的杨氏模数小于40十亿帕斯卡；形成贯穿软质层的至少一第一开孔，W外露部 分半导体层；W及于软质层上与第一开孔中形成至少一第二金属层，W电性连接半导体层。
【附图说明】
[0007] 图IA至图IE所示者为本发明的电子元件制法的第一实施例的剖视图，其中，图 1E-1、图1E-2与图1E-3为图IE的不同实施例；
[0008] 图2所示者为本发明的电子元件的第二实施例的剖视图；
[0009]图3A至图3C与图3D所示者分别为本发明的电子元件的第H实施例的剖视图与 电路图；
[0010] 图4A至图4C与图4D所示者分别为本发明的电子元件的第四实施例的剖视图与 电路图；
[0011] 图5A至图5C与图5D所示者分别为本发明的电子元件的第五实施例的剖视图与 电路图；
[0012] 图6A至图6D所示者分别为本发明的电子元件的第六实施例的剖视图；
[0013] 图7A与图7B所示者分别为现有的电子元件与本发明的电子元件的第走实施例的 剖视图；
[0014] 图8A、图8B与图8C所示者分别为本发明的电子元件的第八实施例的剖视图、现有 的电子元件的特性图与本发明的电子元件的特性图；
[001引图9A至图9C所示者为本发明的电子元件制法的第九实施例的剖视图，其中，图 9C-1为图9C的不同实施例；
[001引图IOA与图IOB所示者为本发明的电子元件的第十实施例的剖视图，其中，图IOA为图IOB的不同实施例；
[0017] 图IlA与图IlB所示者为本发明的电子元件的第十一实施例的剖视图，其中，图 IlA为图IlB的不同实施例。
[0018] 其中，附图标记：
[001引 10 承载板
[0020] 11 第一金属层
[002U 12 介电层
[0022] 13、13'半导体层
[002引 14 绝缘保护层
[0024] 15 软质层
[002引 16 第一开孔
[002引 17 第二金属层
[0027] 18 第二开孔
[0028] 19 半导体保护层
【具体实施方式】
[0029] W下藉由特定的具体实施例说明本发明的实施方式，熟悉此技艺的人±可由本说 明书所掲示的内容轻易地了解本发明的其他优点及功效。
[0030] 须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用于配合说明书所掲 示的内容，W供熟悉此技艺的人±的了解与阅读，并非用于限定本发明可实施的限定条件， 故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发 明所能产生的功效及所能达成的目的下，均应仍落在本发明所掲示的技术内容得能涵盖的 范围内。同时，本说明书中所引用的用语，也仅为便于叙述的明了，而非用于限定本发明可 实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施 的范畴。
[0031] 第一实施例
[0032]图IA至图IE所示者，为本发明的电子元件制法的第一实施例的剖视图，其中，图 IE-I、图1E-2与图1E-3为图IE的不同实施例，本实施例可经四次图案化制程。
[0033] 如图IA所不，于一承载板10上形成第一金属层11，并于第一金属层11上形成介 电层12,再于介电层12上形成半导体层13,形成第一金属层11的材质可例如为钢（Mo)、 铅（Al)、铁（Ti)、铜（Cu)导电材料或其合金材料、亦或是上述材料所构成的多层堆叠结 构，形成介电层12的材质可例如为氧化娃（SiOx)、氮化娃（Si化）、氮氧化娃（SiON)或其 他适合的绝缘材料、亦或是上述材料的多层堆叠结构，形成半导体层13的材质可例如为W 娃材料为主的非晶娃（amo巧hous-Si)、多晶娃（polyc巧StallineSilicon)或是氧化物半 导体（如钢嫁锋氧化物（InGaZnO,IGZO)系统、钢锡氧化物（InSnO, 口0)系统、钢锋氧化物 (In化0,IZ0)系统或钢锡锋氧化物（InSnZnO,ITZO)系统）及其他具氧成分半导体系统、或 是有机半导体（如并五苯（pentacene)、并五苯衍生物、聚（3-己基喔吩）（poly(3-he巧1 thiophene),P3HT)或聚喔吩衍生物）等等。
[0034] 如图IB所示，将半导体层13图案化成为半导体层13'。
[0035] 如图IC所示，于介电层12上形成包覆半导体层13'的绝缘保护层14,并进行 图案化制程，W令第一金属层11、介电层12与绝缘保护层14的外缘图案一致，半导体层 13'的范围可小于第一金属层11的范围，绝缘保护层14用于防止后续的制程损伤半导体 层13'，但绝缘保护层14并非必要之物，举例来说，若后续使用背通道蚀刻度ack化annel 化ching，BCE)，则可不形成绝缘保护层14;若产品为通道保护烟iannelProtect,CHP)层 结构，可形成绝缘保护层14,形成绝缘保护层14的材质可例如为具绝缘特性的氧化物、氮 化物或碳化物材料系统（例如SiOx、Si化、SiCO、Al化、Ti化等）或是上述材料所构成的多 层堆叠结构。
[0036] 如图ID所示，于承载板10与绝缘保护层14上形成软质层15,W包覆第一金属层 11、介电层12与半导体层13'，软质层15的杨氏模数（Young'Smo化Ius)小于40十亿帕 斯卡（GPa)，并形成贯穿软质层15与绝缘保护层14的至少一第一开孔16,W外露部份半导 体层13'，形成软质层15的材质可例如为有机材料系统，如聚醜亚胺（pol^mide,PI)或其 衍生物，或旋涂式玻璃材料（Spin-〇n-Glass，S0G)系统等等。在一实施例中，可还包括形成 贯穿软质层15、绝缘保护层14与介电层12的至少一第二开孔18,W外露部份第一金属层 11。
[0037] 如图IE所示，于软质层15上、第一开孔16或/及第二开孔18中形成至少一第二 金属层17,W电性连接半导体层13'或/及第一金属层11，其中，左边为一电容结构，中间 为一底栅极化ottom-gate)型式薄膜晶体管，右边为一接触孔，形成第二金属层17的材质 可例如为钢（Mo)、铅（Al)、铁（Ti)、铜（化）导电材料或其合金材料、亦或是上述材料所构成 的多层堆叠结构。
[0038] 或者，如图IE-I所示，若后续制程不会影响半导体层13'，也可不形成绝缘保护层 14,其中第一金属层11与介电层12的图案一致。
[0039] 或者，也可于软质层的图案化制程，而使半导体层13'上的绝缘保护层14外露，女口 图1E-2所不。
[0040] 或者，在一图案化区块可W包含一个W上