的电子元件，如图1E-3所示，电容结构 及薄膜晶体管可位于同一图案化区块中。其中，电容结构及薄膜晶体管的第一金属层11彼 此相连且两者的介电层12也彼此相连。
[0041] 第二实施例
[0042]图2所示者，其为本发明的电子元件的第二实施例的剖视图，其大致上相近于图 IE中间的底栅极型式薄膜晶体管，但于一侧增设第二金属层17,其贯穿软质层15、绝缘保 护层14与介电层12而电性连接薄膜晶体管的第一金属层11，且在半导体层13'上沉积或 涂布半导体保护层19,其图案可与半导体层13'相同，半导体保护层19可保护半导体层13' 的顶面W避免于图案化过程中受到例如化学药液的污染或损伤，进而提高电子元件的稳定 性，半导体保护层19可视需要应用于本发明的任一实施例中。在一实施例中，也可不形成 绝缘保护层14。
[0043] 第H实施例
[0044]图3A至图3C与图3D所示者，分别为本发明的电子元件的第H实施例的剖视图与 电路图。
[0045] 如图3A至图3C所示，左边与右边各为一底栅极型式薄膜晶体管，且左边的薄膜晶 体管可藉由第二金属层17与第一开孔16电性连接右边的薄膜晶体管的第一金属层11。
[0046] 本实施例的第一金属层11(栅极电极）与介电层12(栅极绝缘层）的外缘图案可 为相同，且半导体层13'可小于第一金属层11 (栅极电极）与介电层12 (栅极绝缘层）。
[0047] 绝缘保护层14并非必要之物，所W可不包含绝缘保护层14,如图3B所示；或可在 半导体层13'上沉积或涂布半导体保护层19,如图3C所示。
[004引第四实施例
[0049] 图4A至图4C与图4D所示者，分别为本发明的电子元件的第四实施例的剖视图与 电路图。
[0050] 如图4A至图4C所示，左边与右边例如各为一底栅极型式薄膜晶体管，且左边的薄 膜晶体管的第二金属层17 (源极或漏极）电性连接右边的薄膜晶体管的第二金属层17 (源 极或漏极）。
[0051] 绝缘保护层14并非必要之物，所W可不包含绝缘保护层14,如图4B所示，其中第 一金属层11与介电层12的图案可为一致；或可在半导体层13'上沉积或涂布半导体保护 层19,如图4C所示。
[0052] 第五实施例
[005引图5A至图5C与图5D所示者，分别为本发明的电子元件的第五实施例的剖视图与 电路图。
[0054] 如图5A至图5C所示，左边与右边例如各为一底栅极型式薄膜晶体管，且左边的薄 膜晶体管的第一金属层11 (栅极）W及介电层12分别与右边的薄膜晶体管的第一金属层 11 (栅极）W及介电层12相连接。
[00巧]绝缘保护层14并非必要之物，所W可不包含绝缘保护层14,如图5B所示，其中第 一金属层11与介电层12的图案可为一致；或可在半导体层13'上沉积或涂布半导体保护 层19,如图5C所示。
[0056] 上述实施例的结构可W应用于多个薄膜晶体管所组成的电路，电路组合可更为多 样，而不W图3A至图3D、图4A至图4D、图5A至图抓所示者为限。
[0057] 第六实施例
[005引图6A至图6D所示者，分别为本发明的电子元件的第六实施例的剖视图。
[0059] 如图6A至图抓所示，左边与右边可分别为一电容结构与接触孔，其中电容结构一 端可藉由第一金属层11 (下电极）电性连接右边的接触孔的第二金属层17,电容结构另一 端可藉由第二金属层17电性连接半导体层13'，其中第一金属层11与介电层12的外缘图 案可为一致。电容结构的电容值由第一金属层11与第二金属层17经第一开孔16接触半 导体层13'的面积或第一金属层11与半导体层13'重叠的面积来决定，如图6A与图6C所 示，第二金属层17与半导体层13'的接触面积大于半导体层13'的50%的面积。在一实 施例中，电容结构的电容值由第一金属层11接触半导体层13'的面积来决定，如图6B与图 6D所示，第二金属层17与半导体层13'的接触面积小于半导体层13'的50%的面积。
[0060] 绝缘保护层14并非必要之物，所W可不包含绝缘保护层14,如图6C与图抓所示。
[0061] 第走实施例
[0062] 图7A与图7B所示者，分别为现有的电子元件与本发明的电子元件的第走实施例 的剖视图，其大致上相近于第一实施例。
[0063] 如图7A所示，一般而言，厚栅极薄膜晶体管结构主要应用于大尺寸显示器或电 路，通常是藉由增加栅极厚度W降低栅极电阻产生的压降，但现有的薄膜晶体管元件结构 于导入厚栅极结构时，利用增加栅极绝缘层厚度W避免栅极绝缘层覆盖厚栅极时所产生的 披覆性不佳而导致的漏电或是缺陷（如图7A中的虚线圆圈区域所示），但增加栅极绝缘层 的厚度易使电容过小而须加大电容设计区域，如此易影响整体电路布局的空间。
[0064] 如图7B所示，本实施例的薄膜晶体管可具有较厚（例如350纳米W上）的第一金 属层11 (厚栅极）W及较薄（例如250纳米W下）的介电层12 (栅极绝缘层）。
[0065] 本实施例结构的第一金属层11与介电层12可连续成长W及图案化，因此没有披 覆性的问题，而导入的软质层15可利用溶液涂布制程形成且厚度可大于第一金属层11的 厚度，具有极佳的披覆性。此外，第一金属层11与第二金属层17之间W软质层隔开，可W 降低寄生电容W及提高抵抗静电放电巧IectrostaticDischarge,ESD)的能力。
[0066] 第八实施例
[0067] 图8A、图8B与图8C所示者，分别为本发明的电子元件的第八实施例的剖视图、现 有的电子元件的特性图与本发明的电子元件的特性图，其大致上相近于第一实施例。
[0068] 图8B与图8C所采用的薄膜晶体管结构除了图8C有导入图案化结构W及软质层 15之外，其余条件均相同。两者的元件特性请参考表一，由此可知，本发明可W被具体实施， 且薄膜晶体管的特性并未有衰减，甚至更为优异。
[0069]表一
[0070]
[0071]
[0072] 第九实施例
[007引图9A至图9C所示者，为本发明的电子元件制法的第九实施例的剖视图，其中，图 9C-1为图9C的不同实施例。
[0074] 如图9A所示，于一承载板10上形成第一金属层11，并于第一金属层11上形成介 电层12,接着进行图案化制程，W令第一金属层11与介电层12的图案一致，再于介电层12 上形成经图案化的半导体层13'。
[00巧]如图9B所不，于承载板10上形成包覆第一金属层11、介电层12与部份半导体层 13'的绝缘保护层14,并于绝缘保护层14上形成软质层15,且形成贯穿软质层15与绝缘 保护层14的至少一第一开孔16。在一实施例中，可还包括形成贯穿软质层15、绝缘保护层 14与介电层12的至少一第二开孔18。
[0076] 如图9C所示，于软质层15上、第一开孔16或/及第二开孔18中形成至少一第二 金属层17,W电性连接半导体层13'或/及第一金属层11，其中，左边为一电容结构，中间 为一底栅极化ottom-gate)型式薄膜晶体管，右边为一接触孔。至于其他具体细节将可由 前述第一实施例的内容推知，故不再赏述。
[0077] 或者，也可于软质层的图案化制程而使半导体层13'上的绝缘保护层14外露，女口 图9C-1所不。
[0078] 第十实施例
[007引图IOA与图IOB所示者，为本发明的电子元件的第十实施例的剖视图，其中，图IOA为图IOB的不同实施例。
[0080] 图IOA大致上相近于图3A右方结构，但一第二金属层17同时电性连接第一金属 层11与半导体层13'，而构成二极管（diode)。
[0081] 如图IOB所示，也可不形成绝缘保护层14。
[0082] 第^^一实施例
[008引图IlA与图IlB所示者，为本发明的电子元件的第十一实施例的剖视图，其中，图IlA为图IlB的不同实施例。
[0084] 如图IlB所示，本发明的实施例提供一种例如电阻或天线结构的电子元件，其包 括；承载板10 ;第一金属层11，其配置于承载板10上；介电层12,其配置于第一金属层11 上，第一金属层11与介电层12的外缘图案一致，第一金属层11与介电层12配置成多个不 相连的图案化区块；软质层15,其配置于承载板10上，W包覆第一金属层11与介电层12， 软质层15的杨氏模数（Young'Smo化Ius)可小于40十亿帕斯卡（GPa);至少一第一开孔 16,其贯穿软质层15与介电层12 ;W及至少一第二金属层17,其配置于软质层15上与第一 开孔16中，W电性连接第一金属层11，且不同图案化区块的第二金属层17彼此相连。
[0085] 于图IlA中，还包括绝缘保护层14,其配置于介电层12上，绝缘保护层14与介