使用多组地址/数据线的存储器访问的制作方法

专利名称：使用多组地址/数据线的存储器访问的制作方法
技术领域：
本发明一般涉及存储器访问。
背景技术：
图1图示现有技术的存储器系统100,它包括存储控制器110和 存储器120。存储控制器110通过一组地址线112、 一组地址/数据线 114、控制线116和至时钟存储器120以实现同步存储器访问的时钟(CLK)线118耦合到存储器120。参考圓2的读访问时序图200,存储控制器110请求通过在地址 线112上输出高阶地址部分(A1H)、在地址/数据线114上输出低阶 地址部分(A1J以及在控制线116上输出读命令、活动地址有效(/ADV)控制信号以及活动芯片启用(CE)控制信号来请求读访问。 在连续的时钟周期内，存储器120响应活动的/ADV信号锁存地址部 分A1h和A1l，在通过连接A1h和地址A1l形成的地址Al处开始访 问存储的数据字(Dl、 D2、 D3和D4)，并在连续时钟周期内在地址 /数据线114上将数据字Dl、 D2、 D3和D4输出到存储器控制110。在存储器120具有两个时钟周期的访问等待时间和地址/数据线 114 一次载送16位数据字的情况中，在六个时钟周期内执行地址Al 处的64位数据(四个16位数据字)的一次读访问。在完成此次读 访问和存储器120的预充电操作之后，可以启动另一次访问以读取 地址A2处的另一个64位数据。如图2所示，可以在启动笫一次读 访问之后八个时钟周期启动此第二次读访问。因此可以在30个时钟 周期内执行四次连续的访问来读取256位数据(16个16位数据字)， 即用于前三次访问的3x8个时钟周期加上第四次访问的6个时钟周期。在一些情况中，当不同存储单元(例如上文的Al和A2)处访 问数据时引起的等待时间处罚由于常规方式下需要单独存储器访问 操作而会太大。因此，所需要的是用于减少对不同存储单元处的数 据的访问时间的方法和设备。发明内容一个或多个实施例提供一种用于访问具有多个地址模式的存储 装置的方法。该方法一般包括如果选择单地址模式，则在第一和 笫二组线上接收单地址的多个部分，使用单地址来访问存储装置的 第一和第二存储器阵列并使用第一和第二组线接收或发送数据。该方法一般包括如果选择多地址模式，则在第一和第二组线上接收 第 一和第二地址的多个部分，^使用第 一地址来访问第 一存储器阵列 并使用第一组线接收或发送数据，以及使用第二地址来访问第二存 储器阵列并使用第二组线接收或发送数据。一个或多个实施例提供一种用于访问存储装置的方法。该方法 一般包括在第一和第二组线上接收第一和第二地址的多个部分， 使用第 一地址来访问存储装置的第 一存储器阵列并使用第 一组线接 收或发送数据，以及使用第二地址来访问存储装置的第二存储器阵 列并使用第二组线接收或发送数据。一个或多个实施例提供一种设备，该设备一般包括可独立寻址 的第一和第二存储器阵列，第一和第二组地址/数据线和控制电路。 在第一地址模式中，控制电路一般配置为在第一和笫二组地址/数据 线上接收单地址的多个部分，^使用单地址来访问存储装置的第一和 第二存储器阵列并使用第一和第二组地址/数据线接收或发送数据。在第二地址模式中，控制电路一般配置为在第一和第二组地址/数据 线上接收第一和第二地址的多个部分，使用第 一地址来访问第一存 储器阵列并使用第一组地址/数据线接收或发送数据，以及使用第二 地址来访问第二存储器阵列并^f吏用第二组地址/数据线接收或发送数 据。一个或多个实施例提供一种设备，该设备一般包括可独立寻址 的第一和第二存储器阵列、用于在笫一和第二组线上接收第一和第 二地址的多个部分的电路、用于使用笫 一地址来访问第一存储器阵列并使用第一组线接收或发送数据的电路、以及用于使用第二地址 来访问第二存储器阵列并使用第二组线接收或发送数据的电路。一个或多个实施例提供一种系统，该系统一般包括一个或多个 处理器、存储控制器和存储装置。存储装置一般包括第一和第二存 储器阵列和电路。当存储装置在第一操作模式中时，该电路一般配 置为在第一和第二组地址/数据线上从存储控制器接收单地址的多个 部分，使用单地址来访问存储装置的第 一和第二存储器阵列并使用 第 一和第二组地址/数据线接收或发送数据。当存储装置在第二操作 模式中时，该电路一般配置为在第一和第二组地址/数据线上从存储 控制器接收第 一和第二地址的多个部分，使用第 一地址来访问第一 存储器阵列并使用第一组地址/数据线接收或发送数据，以及使用第 二地址来访问第二存储器阵列并使用第二组地址/数据线接收或发送 数据。


可以更具体地描述上文概述的本发明，从而以此方式可以详细 理解本发明的上述特征，附图中图示了这些实施例的其中一些。但 是要注意，附图仅图示本发明的典型实施例，因此不应视为对其范 围的限制，对于本发明还可以承认其他等效实施例。图1图示现有技术的存储器系统； 图2图示图1的存储器系统的读访问时序图； 图3图示用于一个或多个实施例的存储器系统，该存储器系统 使用多组地址/数据线来实现存储器访问；
图4图示用于一个或多个实施例的流程图，其中使用多组地址/ 数据线来实现存储器访问；图5图示用于一个或多个实施例的电路，该电路提供图3的存 储器设备的可选择地址模式；图6图示用于一个或多个实施例的图3的存储装置的示范单地 址读访问时序图；以及图7图示用于一个或多个实施例的图3的存储装置的示范多地 址读访问时序图。图8图示用于一个或多个实施例的图3的存储装置的另一个示 范多地址读访问时序图。
具体实施方式
本发明的实施例一般使用多组地址/数据线帮助增加发往和来自 存储器的数据带宽来提供存储器访问。 一个或多个实施例可以帮助 增加数据带宽，并由此增加数据吞吐量，同时在发往/来自自存储器 的输/v/输出(I/O)线的数量有相对较小的增加。根据一些实施例，存储装置可以配置(例如通过硬件或软件) 为在单地址模式或多地址模式中工作。在单地址模式中，可以使用 在多组地址/数据线上提供的公共单地址来访问装置中的多个存储器 阵列，从而实质上作为单个阵列来访问多个存储器阵列。在多地址 模式中，可以在多组地址/数据线上提供多个地址，并使用它们独立 地访问多个存储器阵列。例如，对于使用两个16位宽的存储器阵列 的存储装置，可以在单地址模式中作为单个32位宽的装置(1x32) 来操作该装置，或在多地址模式中作为多个16位宽的装置(2x16) 来操作该装置。示范系统图3图示用于一个或多个实施例的示范系统300，该示范系统300 包括一个或多个处理器302、存储控制器310和支持使用多组地址/
数据线的访问的存储装置320。可以将一个或多个实施例的存储控制 器310耦合到处理器302和存储装置320以便为处理器302从存储 装置320读取数据和/或向存储装置320写入数据。可以通过第一组地址/数据线312、第二组地址/数据线314和控 制线316将一个或多个实施例的存储控制器310耦合到存储装置 320。使用多组地址/数据线可以通过帮助增加一次从存储装置320读 取和/或向存储装置320写入数据的量来帮助增加数据带宽。因此使 用多组地址/数据线可以帮助增加数据吞吐量。而且，对于地址和数 据共享一组线帮助减少或最小化发往/来自存储装置20的输？v/输出 (I/O)线的数量。可以将一个实施例的存储控制器310与处理器320的其中一个 或多个集成和/或封装在一起。可以在用于任何适合目的的任何适合 系统中使用处理器302、存储控制器310和存储装置320，例如用于 桌上型计算机、膝上型或笔记本计算机、平板计算机、手持计算机、 移动计算机、超小个人计算机(UPC)、个人数字助理(PDA)、蜂窝 电话或智能电话。虽然是结合与系统300中的存储控制器310实现 接口来描述的，但是存储装置320可以与任何适合系统中的任何适 合装置实现接口。如图3所示， 一个或多个实施例的存储装置320可以包括第一 存储器阵列321、第二存储器阵列322和耦合以便访问第一存储器阵 列321和第二存储器阵列322的控制器电路324。可以通过地址/数 据线312、地址/数据线314和控制线316将控制电路324耦合到存 储控制器310,以响应来自存储控制器310的一个或多个存储器访问 请求来控制对第一存储器阵列321和/或第二存储器阵列322的访问。 笫一存储器阵列321和第二存々者器阵列322可以包括用于接收、存 储和传送存储装置320的数据的任何适合存储电路。第一存储器阵 列321和第二存储器阵列322可以具有任何适合类型的存储器体系 结构，例如，动态随机存取存储器(DRAM)体系结构、静态随机 存取存储器(SRAM)、伪静态随机存取存储器(PSRAM)或闪速存 储器体系结构。可以将一个或多个实施例的第一存储器阵列321、第 二存储器阵列322和控制电路324彼此封装在一起。可以将一个或 多个实施例的第一存储器阵列321、第二存储器阵列322和控制电路 324形成在同一个集成电路上。可以将一个或多个实施例的存储装置320耦合，以便接收在CLK 线318上从存储控制器310到第一存储器阵列321、第二存储器阵列 322和控制电路324的时钟电路的、用于对存储装置320的同步访问 的时钟信号。或者可以从存储控制器310和存储装置320共用的时 钟源来对一个或多个实施例的存储装置320提供时钟以用于同步存 储器访问，或从与用于存储控制器310的时钟源分离的时钟源来对 一个或多个实施例的存储装置320提供时钟以用于同步存储器访问。根据具体的操作模式，控制电路324可以生成相同地址或不同 地址来分别访问存储器阵列321和322。例如，在可以称为"单个周 期"或单地址模式中，控制电路324可以通过连接在单个时钟周期 内分别>^人地址/数据线312和314锁存的第一和第二地址部分生成单 个共用地址。在可以称为"多个周期"或多地址模式中，控制电路324 可以生成不同的地址，其中每个地址是通过连接在连续时钟周期内 经由地址/数据线312和314 4是供的地址部分来生成的。在两种情况 的任何一种中，可以分别经由地址/数据线312和314将数椐传输到 每个存储器阵列321和322/从每个存储器阵列321和322传输数据。使用可选择地址模式的存储器访问一个或多个实施例的控制电路324可以允许(例如通过存储控 制器310)在此类寻址模式(例如通过一个或多个控制信号)之间进 行选择来访问第一存储器阵列321中和/或第二存储器阵列322中的 数据，从而帮助为存储控制器310访问存储装置320提供更大灵活 性。 一个或多个实施例的控制电路324可以根据图4的流程图500， 响应来自存储控制器310具有选定的地址模式的存储器访问请求来
控制对第一存储器阵列321和/或第二存储器阵列322的访问。 一个 或多个实施例的控制电路324可以包括地址生成电路，图5图示了 该地址生成电路，并且下文将结合图4的流程图500予以描述。现在参考图4，对于图4的框502,如果存储控制器310请求使 用单个周期地址模式对存储装置320进行访问，则控制电路324根 据框504、 506和508控制对第一存储器阵列321和第二存储器阵列 322的访问。对于图4的框502，如果存储控制器310请求使用多地 址模式对存储装置320进行访问，则控制电路324根据框510、 512、 514和516控制对第一存储器阵列321和第二存储器阵列322的访问。为了选择哪种地址才莫式， 一个或多个实施例的控制电路324可 以在控制线316上从存储控制器310接收一个或多个控制信号。对 于一些实施例，存储控制器310可以在访问数据时通过断言(assert)/ 撤销断言(de-assert)地址有效信号(/ADV和/HADV )来选择地址才莫 式。例如，如图5的表600所示，在访问期间撤销断言/HADV信号 (例如将其维持在高逻辑电平)会选择单个周期地址模式，而在访 问期间断言/HADV信号(例如将其置于低逻辑电平)会选择两个周 期地址模式。单个周期地址模式在单个周期地址-漠式中，可以使用单地址作为具有双宽度的单 个阵列访问存储器阵列。例如，假定16位阵列，在单个周期地址模 式中，可以将这些阵列视为单个32位阵列(1x32)并以此方式访 问它。对于单(或单个周期)地址;漠式，图4的框504的控制电路324 在笫一和第二组地址/数据线312和314上接收单地址的第一和第二 部分。对于框506，控制电路324根据接收到的部分生成单地址，例 如通过连接第一和第二地址部分来生成该单地址(例如利用例如图5 所示的地址生成电路)。对于框508，控制电路324使用单地址访问 第一和第二存储器阵列321和322,并使用第一和第二组地址/数据
线312和314 ^^收或发送数据。如图5所示，对于单地址才莫式(如由非活动的/HADV控制信号 标识的)，可以将三态门912耦合，以响应在控制线316上接收到的 活动的地址有效(/ADV)控制信号而在地址/数据线312上将地址部 分传送到第一存储器阵列321的高阶地址输入(AH)和复用器(MUX) 934的第一输入(I,)。可以将三态门914耦合，以响应活动的/ADV 控制信号而在地址/数据线314上将地址部分传送到第二存储器阵列 322的低阶地址输入(AL)以及传送到复用器(MUX) 932的第一输 入(I,)。可以将MUX 932耦合，以响应通过AND门936的非活动的 /HADV控制信号来将其第一输入(1。上的地址部分输出到第一存 储器阵列321的低阶地址输入(Al),从而允许连接地址/数据线312 和314上的地址部分以寻址第一存储器阵列321。可以将MUX 934 耦合，以响应通过AND门936的非活动的/HADV控制信号来将其 第一输入(I,)上的地址部分输出到第二存储器阵列322的高阶地址 输入(AH)，从而允许连接地址/数据线312和314上的地址部分以寻 址第二存储器阵列322。如图6的时序图700中所示，对于使用单个周期地址模式的示 范读访问，可以在单个时钟周期上同时时钟输入单地址的第 一和第 二部分。假定16位存储器阵列321和322以及在周期t0处读命令之 后的4周期等待时间，可以在9个时钟周期内访问16字节的数据(总 共128位)。而且假定读之间有2周期等待时间，则可以在20个时 钟周期内访问32字节的数据(例如其中16个字节分别来自不同的 ;也址位置)。多个周期地址才莫式在多个周期地址模式中，可以使用地址/数据线312-314上提供 的单独地址独立地访问存储器阵列。例如，再次假定16位阵列，在 多个周期地址模式中，可以将包含阵列的存储装置视为两个单个16 位装置(2x16)并以此方式访问它，其中在一些情况中可能产生减 少的等待时间，下文将对此描迷。再次参考图4，对于多地址冲莫式，框510的控制电路324在第一 组地址/数据线312上接收第一地址的多个部分，对于框512，在第 一组地址/数据线312上接收第二地址的多个部分。对于框514,使 用第一地址(例如利用如图5所示的电路根据多个部分生成的第一 地址)来访问第一存储器阵列并使用第一组地址/数据线312接收或 发送数据。对于框516,使用第二地址来访问笫二存储器阵列并^f吏用 第二组地址/数据线312接收或发送数据。对于活动的/HADV控制信号标识的多地址模式，可以将三态门 912耦合，以响应在控制线316上接收到的活动的/ADV控制信号而 在地址数据线312上将第一地址部分传送到MUX 932的第二输入 (12)。可以将MUX 932耦合，以响应通过AND门936的活动的 /HADV控制信号来将其第二输入(12)上的第一地址输出到锁存器 942。可以将锁存器942耦合，以响应通过AND门952、 OR门954 和锁存器956的活动的/HADV控制信号来锁存第一地址部分并将其 输出到第一存储器阵列321的i氐阶地址输入(Al)。锁存器942可以 包括例如D型触发器，锁存器956可以包括例如SR触发器。可以 将三态门912耦合以在被启用时在地址/数据线312上将第二地址部 分传送到第一存储器阵列321的高阶地址输入(AH)，从而允许连接 地址/数据线312上的第一和第二地址部分以寻址第一存储器阵列 321。可以将三态门914耦合，以响应活动的/ADV控制信号而在地址 /数据线314上将第一地址部分传送到锁存器944。可以将锁存器944 耦合，以响应通过AND门952、 OR门954和锁存器956的活动的 /HADV控制信号来锁存第一地址部分并将其输出到第二存储器阵列 322的低阶地址输入(Al)。锁存器944可以包括例如D型触发器。 可以将三态门914耦合以在启用时在地址/数据线314上将第二地址
部分传送到MUX 934的第二输入(12)。可以将MUX 934耦合，以 响应通过AND门936的活动的/HADV控制信号来将其第二输入(12) 上的第二地址部分输出到第二存储器阵列322的高阶地址输入(AJ， 从而允许连接地址/数据线314上的第一和笫二地址部分以寻址第二 存储器阵列322。如图7的时序图800中所示，对于使用两个周期地址模式的示 范读访问，可以在连续的时钟周期内锁存第 一和第二地址的第 一和 第二地址部分。而且还假定16位存储器阵列321和322以及周期tl 处出现第二地址之后4周期等《寺时间，可以在13个时钟周期内访问 32个字节的数据(16个字节分别来自不同的地址位置)。当与使用 单个周期地址模式来读取32个字节的数据所需的20个时钟周期比 较时，这意味着等待时间上的显著减少。因此，这在访问连续的存 储单元处的数据时特别有优势。如图8的时序图900中所示，对于使用两个周期地址冲莫式的示 范读访问，或者可以在单个时钟周期内的连续时钟沿中锁存第一和 第二地址的第一和第二地址部分。例如，可以分别在单个时钟周期 的上升沿和下降沿时钟输入第 一和第二地址部分。可以将此寻址才莫 式视为"两个半周期地址模式"，如图所示，这可以进一步将访问时 间减少另一个时钟周期(例如对于上文示例，从13个时钟周期减少 到12个时钟周期)。备选实施例上文结合使用在地址/数据线312上接收的地址部分寻址第一存 储器阵列321和使用在地址数据线314上接收的地址部分寻址第二 存储器阵列322描述了多地址模式的实施例。但是，对于一些实施 例，可在第一和第二地址/数据线312-314上接收第一和第二地址的 多个部分。例如，在第一时钟周期内，可以分别在第一和第二地址/ 数据线312-314上接收第一地址的第一和笫二部分，而在笫二时钟周 期内，可以在第一和第二地址/数据线312-314上接收第二地址的第
一和第二部分。可以相应地修改地址生成电路以锁存第一和第二地址。虽然结合在地址/数据线312和314上接收地址部分来描述实施 例，但是可以将一个或多个实施例的存储装置320耦合以在一组或 多组其他线(例如专用的地址线)的每一组的至少一部分上接收一 个或多个地址部分，以用于寻址第一存储器阵列321和或第二存储 器阵列322。利用这些专用地址线来提供第一和第二地址的一些部分 (例如高阶数量的位)可以使第一和第二地址在单个时钟周期内被 接收，从而进一步减少等待时间。例如，可以将存储装置320耦合以在地址/数据线312上接收第 一地址部分、在地址/数据线314上接收第二地址部分以及在附加组 的线上接收第三地址部分。存储装置320然后可以使用例如第一和 第三地址部分寻址第一存储器阵列321,以及使用例如第二和第三地 址部分寻址第二存储器阵列322。又如，可以将存储装置320耦合以在地址/数据线312上接收第 一地址部分、在地址/数据线314上接收第二地址部分、在第一附加 组的线上接收第三地址部分以及在第二附加组的线上接收第四地址 部分。存储装置320然后可以使用例如第一和第三地址部分寻址第 一存储器阵列321,以及使用例如第二和第四地址部分寻址第二存储 器阵列322。结论因此，描述了本发明的实施例，它们一般使用多组地址/数据线 帮助增加发往和来自存储器的数据带宽来提供存储器访问。虽然前 文是针对此类实施例来描述的，但是在不背离本发明基本范围的情 况下可以设想本发明的其他和另 一些实施例，本发明的范围由所附 的权利要求确定。
权利要求
1.一种用于访问具有多个地址模式的存储装置的方法，包括如果选择了单地址模式，则在第一和第二组线上接收单地址的多个部分，使用所述单地址来访问所述存储装置的第一和第二存储器阵列并使用第一和第二组线接收或发送数据；以及如果选择了多地址模式，则在第一和第二组线上接收第一和第二地址的多个部分，使用第一地址来访问第一存储器阵列并使用第一组线接收或发送数据，以及使用第二地址来访问第二存储器阵列并使用第二组线接收或发送数据。
2. 如权利要求1所述的方法，包括接收标识所选的地址;漠式的 一个或多个控制信号。
3. 如权利要求2所述的方法，其特征在于，所述一个或多个控 制信号包括至少一个地址有效信号。
4. 如权利要求1所述的方法，其特征在于，在所述多地址模式 中在第 一和第二组线上接收第 一和第二地址的多个部分包括在连续时钟周期内在第 一组线上接收第 一地址的第 一和第二部 分；以及在连续时钟周期内在第二组线上接收第二地址的第一和第二部分。
5. 如权利要求1所述的方法，其特征在于，在所述多地址才莫式 中在第一和笫二组线上^l妻收第一和第二地址的多个部分包括在单个时钟周期内与连续时钟沿同时地在第 一組线上接收第一 地址的第一和第二部分；以及在所述单个时钟周期内与所述连续时钟沿同时地在第二组线上 接收笫二地址的第一和第二部分。
6. —种用于访问存储装置的方法，包括 在第一和第二组线上接收第一和第二地址的多个部分；使用第 一地址来访问所述存储装置的第 一存储器阵列并使用第 一组线接收或发送数据；以及使用第二地址来访问所述存储装置的第二存储器阵列并使用第 二组线接收或发送数据。
7. 如权利要求6所述的方法，其特征在于，在第一和第二组线 上接收第 一和第二地址的多个部分包括在连续时钟周期内在第一组线上接收第一地址的第一和第二部 分；以及在连续时钟周期内在第二组线上接收第二地址的第一和第二部分。
8. 如权利要求6所述的方法，其特征在于，在第一和第二组线 上接收第一和第二地址的多个部分包括在第 一时钟周期内在第 一和第二组线上接收第 一地址的第 一和 第二部分；以及在第二时钟周期内在第一和第二组线上接收第二地址的第一和 第二部分。
9. 如权利要求6所述的方法，包括 通过连接第一地址的多个部分来生成第一地址；以及 通过连接第 一地址的多个部分来生成第二地址。
10. 如权利要求6所述的方法，还包括经由第三組线接收第一 和第二地址的部分。
11. 如权利要求10所述的方法，其特征在于，所述第三组线包 括专用的地址线。
12. —种设备，包括 可独立寻址的第一和第二存储器阵列； 第一和笫二组地址/数据线；以及 电路，配置为在第一地址模式中，在第一和第二组地址/数据线上接收单 地址的多个部分，使用所述单地址来访问存储装置的第 一和第二存 储器阵列并使用第一和第二组地址/数据线接收或发送数据，以及在第二地址模式中，在第一和第二组地址/数据线上接收第 一和第二地址的多个部分，使用第 一地址来访问第 一存储器阵列并 使用第 一组地址/数据线接收或发送数据，以及使用第二地址来访问 第二存储器阵列并使用第二组地址/数据线接收或发送数据。
13. 如权利要求12所述的设备，其特征在于，所述电路配置为接收选择地址模式的一个或多个控制信号。
14. 如权利要求12所述的设备，其特征在于，所述电路配置为 在第二地址才莫式中在连续时钟周期内在第 一组线上接收第 一地址的第 一和第二部 分；以及在连续时钟周期内在第二组线上接收第二地址的第一和第二部分。
15. 如权利要求12所述的设备，其特征在于，所述电路配置为 在第一地址模式中通过连接所述单地址的多个部分来生成所述单地 址。
16. —种设备，包括 可独立寻址的第一和第二存储器阵列；在第一和第二组线上接收第一和第二地址的多个部分的电路； 使用第 一地址来访问第 一存储器阵列并使用第 一组线接收或发送数据的电路；以及使用第二地址来访问笫二存储器阵列并使用第二组线接收或发送数据的电路。
17. 如权利要求16所述的设备，其特征在于，用于访问第一存 储器阵列的电路配置为使用在第 一组线上接收到的第 一地址的第一 部分和在第二组线上接收到的第一地址的第二部分生成第一地址。
18. 如权利要求16所述的设备，其特征在于用于访问第 一存储器阵列的电路配置为使用在连续时钟周期内 在第一组线上接收到的第一地址的第一和第二部分生成第一地址； 以及用于访问第二存储器阵列的电路配置为使用在连续时钟周期内 在第二组线上接收到的第二地址的第一和第二部分生成第二地址。
19. 如权利要求16所迷的设备，其特征在于用于访问第 一存储器阵列的电路配置为使用在一组专用的地址 线上接收到的地址部分生成第一地址；以及用于访问第二存储器阵列的电路配置为使用在所述 一 组专用的 地址线上"l妻收到的所述地址部分生成第二地址。
20. —种系统，包括 一个或多个处理器； 存储控制器；以及存储装置，所述存储装置包括第一和第二存储器阵列和电路， 所述电路配置为 '当所述存储装置在第一操作模式中时，在第一和第二组地址/数 据线上从所述存储控制器接收单地址的多个部分，使用所述单地址 来访问所述存储装置的第 一和第二存储器阵列并使用第 一和第二组 地址/数据线接收或发送数据，以及当所述存储装置在第二操作^t式中时，在第一和第二组地址/数 据线上从所述存储控制器接收第一和第二地址的多个部分，使用第 一地址来访问第 一存储器阵列并使用第 一组地址/数据线接收或发送 数据，以及使用第二地址来访问第二存储器阵列并使用第二组地址/ 数据线接收或发送数据。
21. 如权利要求20所述的系统，其特征在于，所述存储控制器 配置为断言或撤销一个或多个控制信号来将所述存储装置置于第一 或第二操作才莫式。
22. 如权利要求20所述的设备，其特征在于，所述存储装置电 路配置为当所述存储装置在第二操作模式中时在连续时钟周期内在第 一组线上从所述存储控制器接收第 一地 址的第一和第二部分；以及在连续时钟周期内在第二组线上从所述存储控制器接收第二地 址的第一和第二部分。
23. 如权利要求20所述的设备，其特征在于，所述存储装置电 路配置为当所述存储装置在第一操作模式中时通过连接所述单地址 的多个部分来生成所述单地址。
全文摘要
提供用于使用多组地址/数据线访问存储装置内的多个存储器阵列的方法和设备。在一个操作模式中，使用单独的地址独立地访问这些存储器阵列，而在另一个操作模式中使用共有的单地址访问这些存储器阵列。
文档编号G06F13/16GK101151603SQ200580045887
公开日2008年3月26日 申请日期2005年11月14日 优先权日2004年11月12日
发明者J·-H·奥 申请人:奇梦达股份公司