专利名称：优化硅片中芯片布局的方法和装置的制作方法
技术领域：
本发明涉及半导体技术领域，尤其涉及一种优化硅片中芯片布局的方法和 装置。
背景技术：
随着半导体技术的发展，以及半导体工业电子器件微型化和电路集成密度 的要求不断提高，在半导体晶圓加工过程中，通常需要在硅片上集成尽量多的 芯片，从而更好的利用硅片面积。所谓晶圆，即是指制作半导体的集成电路所 采用的硅片，由于硅片的形状为圓形，故也称为晶圆。硅片是最常用的半导体
材料，目前的硅片包括4英寸(inch)、 5inch、 6inch、 8inch和12inch等多种尺 寸，其中，4inch、 5inch、 6inch、 8inch和12inch是指硅片的直径。
目前的硅片中存在部分洗边区域，某些硅片中还存在部分平边区域，例如 6inch的硅片中就既存在洗边区域，也存在平边区域。由于在对硅片进行曝光操 作时，洗边区域的光阻会被洗掉，因此在洗边区域中布局的芯片全部都是无效 的芯片。对于相同尺寸的硅片，其洗边区域的大小由洗边宽度(EdgeExclude) 来决定，Edge Exclude的值越大，则洗边区域越大；Edge Exclude越小，则洗 边区域越小。由于平边区域是用于对硅片进行标记的，在对硅片进行曝光操作 时，平边区域不会被曝光，因此在平边区域中布局的芯片也全部都是无效的芯 片。对于相同尺寸的硅片，其平边区域的大小由平边高度(FlatEdgeHeight)和 大平边长度(FlatEdge Length)决定，FlatEdge Height和FlatEdge Length的值 越大，则平边区域越大；FlatEdge Height和FlatEdge Length的值越小，则平边 区域越小。
在现有的半导体晶圆加工过程中，在绘制硅片曝光场布局图(Wafer Map )时，并没有考虑硅片的平边区域无法布局有效芯片的情况，从而在Wafer Map 的平边区域布局芯片，导致该区域的芯片无效。另外，由于现有技术中，不同 晶圓加工厂所采用的Wafer Map绘制程序中所包含的重要参数不相同，而这些 重要参数都是内嵌在Wafer Map绘制程序里，无法更改。前述所提到的Edge Exclude、 FlatEdge Height和FlatEdge Length都是属于内嵌在绘制程序里的重要 参数，都是无法更改的，但是实际应用中，硅片的实际Edge Exclude、 FlatEdge Height和FlatEdge Length值都是多变的，因此，通常会存在Wafer Map绘制程 序里的参数配置与硅片的实际参数值区别较大的情况。由于上述的原因，使得 采用现有技术所绘制的Wafer Map与实际的硅片存在较大差別，从而导致工程 师在根据绘制的Wafer Map对实际硅片进行芯片布局时，存在对实际硅片中的 芯片布局不合理的问题。
发明内容
有鉴于此，本发明的主要目的在于提供一种优化硅片中芯片布局的方法和
装置，以解决现有技术的硅片中芯片布局不合理的问题。 为达到上述目的，本发明的技术方案是这样实现的 本发明提供了一种优化硅片中芯片布局的方法，包括 获取硅片的布局参数，所述布局参数包括所述硅片的洗边宽度、平边高度
和大平边长度；
才艮据所获取的布局参数生成硅片曝光场布局图； 根据所生成的硅片曝光场布局图对所述硅片进行芯片的布局。 所述根据所获取的布局参数生成硅片曝光场布局图之后，该方法还包括
根据输入的偏移量对所述硅片曝光场布局图的位置进行微调。
所述输入偏移量的模式为默认模式、自定义模式和最优化模式的其中一种。 所述根据所获取的布局参数生成珪片曝光场布局图进一步包括根据相同
的所述布局参数的值所生成的硅片曝光场布局图相同，才艮据不同的所述布局参
数的值所生成的硅片曝光场布局图不相同。所述生成硅片曝光场布局图之后，该方法还包括将所述硅片曝光场布局 图与界面背景的芯片划分区域进行对比，获取所述硅片中的芯片总数。
所述获取硅片中的芯片总数进一步包括根据相同的硅片曝光场布局图所 获取的芯片总数相同，根据不同的硅片曝光场布局图所获取的芯片总数相同或 不相同。
本发明还提供了一种优化硅片中芯片布局的装置，包括参数获取模块、 布局图生成模块和芯片布局模块；其中，
所述参数获取模块，用于获取硅片的布局参数提供给所述布局图生成模块， 所述布局参数包括所述硅片的洗边宽度、平边高度和大平边长度；
所述布局图生成才莫块，用于根据所获取的布局参数生成硅片曝光场布局所述芯片布局模块，用于根据所生成的硅片曝光场布局图对所述硅片进行 芯片的布局。
所述装置还包括《效调才莫块，用于根据输入的偏移量对所述硅片曝光场布局 图的位置进行獨t调。
所述输入偏移量的模式为默认模式、自定义模式和最优化模式的其中一种。 本发明所提供的优化硅片中芯片布局的方法和装置，通过设置Edge Exclude、 FlatEdge Height和FlatEdge Length等布局参数的值，根据布局参数生 成Wafer Map;并通过设置的偏移量(Offset)对Wafer Map进行微调，使得 Wafer Map更加接近实际硅片，并且能够充分利用硅片的有效面积，使得硅片 上布局的有效芯片总数(GrossDie)最大化。
图1为本发明一种优化硅片中芯片布局的方法流程图； 图2为本发明实施例一的WaferMap绘图界面示意图； 图3为本发明实施例二的WaferMap绘图界面示意图； 图4为本发明一种优化硅片中芯片布局的装置组成结构示意图。
具体实施例方式
下面结合附图和具体实施例对本发明的技术方案进一步详细阐述。 本发明提供一种优化硅片中芯片布局的方法，根据实际情况设置Wafer
Map绘制时的Edge Exclude, FlatEdge Height和Flaffidge Length等布局参数，
并通过设置的Offset对绘制的Wafer Map进行微调，可以使绘制出的Wafer Map
更加接近实际硅片，并获得硅片中更加合理的芯片布局。
本发明所提供的一种优化硅片中芯片布局的方法，如图1所示，主要包括
以下步骤
步骤IOI，获取硅片的布局参数，该布局参数包括硅片的Edge Exclude、 FlatEdge Height和FlatEdge Length。
本发明的优化硅片中芯片布局的方法，由计算机来实现，布局参数和Wafer Map的绘制结果通过图2所示的界面显示。图2所示的界面中包括多个参数输 入框，其中，硅片直径(Wafer Diameter)的输入框用于进行硅片直径的选择， 图2中的Wafer Diameter所选150毫米(mm) =6inch。
缩放因子(Zoom Factor)的输入框用于进行Wafer Map缩放比例的设置， Zoom Factor的取值范围为0~1 。
曝光场尺寸(Shot With Scribeline)的输入框用于进行曝光场的长度 (Length)和宽度(Width)设置，根据Length和Width的设置，图2中的界面 背景即被划分为多个相同大小的完整曝光场，由界面中的各个完整的曝光场即 组成了界面背景的芯片划分区域。如图2中的A、 B所代表的阴影部分所示， 由于硅片为圆形结构，因此被Wafer Map所覆盖的界面背景区域中既包括A所 代表的完整的曝光场，也包括B所4义表的不完整的曝光场。
芯片数(Die Number)的输入框用于进行啄光场的芯片分布行数(Y)和 芯片分布列数(X)的设置，图2中所示X-8， Y=12，则表示一个完整的曝光 场中的芯片可呈8x12的分布，也即一个完整的曝光场中最多可以包含8x 12=96个芯片。边线(Edge)的输入框用于进行Edge Exclude, FlatEdge Height和FlatEdge Length三个布局参数的设置，其中Edge Exclude的值决定了图2中所示洗边区 域21的大小，FlatEdge Height和FlatEdge Length的值决定了图2中所示平边区 域22的大小，由于洗边区域21和平边区域22内都无法布局有效芯片，因此 Edge Exclude 、 FlatEdge Height和FlatEdge Length值的大小决定了所绘制的 Wafer Map中可利用的有效面积大小，布局参数Edge Exclude、 FlatEdge Height 和FlatEdge Length的值越大，则所绘制的Wafer Map中可利用的有效面积越小； 相反，布局参数Edge Exclude、 FlatEdge Height和FlatEdge Length的值越小， 则所绘制的Wafer Map中可利用的有效面积越大。
由jt匕可知，上述Edge Exclude、 FlatEdge Height和FlatEdge Length的i"直;^ 根据实际情况进行设置的，从而可以使得Edge Exclude、 FlatEdge Height和 FlatEdge Length值的选取更加切合实际硅片的情况，并且所设置的Edge Exclude、 FlatEdge Height和FlatEdge Length三个参数是影响Wafer Map中可利 用有效面积的最重要因素。
步骤102,根据所获取的布局参数生成Wafer Map。
计算机根据所获取的Edge Exclude、 FlatEdge Height和FlatEdge Length等 各个布局参数生成相应的Wafer Map,并将生成的Wafer Map通过图2所示的 图形界面进行显示，显示出的Wafer Map如图2所示。需要指出的是，计算机 还可以根据输入的偏移量(Offset),对Wafer Map在界面中的位置进行微调， 所谓Offset是反映Wafer Map相对于背景坐标的中心的偏移程度，其中X表示 Wafer Map在横向上相对于背景坐标中心的位置偏移程度，Y表示Wafer Map 在纵向上相对于背景坐标中心的位置偏移程度。此处的X、 Y，与前述Die Number输入框中的X、 Y所代表的含义不同。
Offset的输入可以选择默认模式(Default )、自定义模式(Manual)和最优 化模式(Optimize)中的任意一种。所谓默认模式，即Offset的Y值是让与平 边区域相接触的曝光场的下边缘对齐FlatEdge Height所设置的值，Y值是通过 实际芯片的大小和FlatEdge Height的值来计算得到的，X值取0。图2所示的Wafer Map即为经默认模式下设置的Offset微调后的Wafer Map。
所谓自定义模式，即在该模式下X和Y的值可以根据实际情况进行任意设置。
所谓最优化才莫式，即计算机在Edge Exclude 、 FlatEdge Height和FlatEdge Length的值已确定的情况下，程序内部不断变换Offset值，并计算与每个Offset 值所对应的Gross Die,然后比较各个Gross Die的大小，将最大值的Gross Die
图3为本发明实施例二的WaferMap界面示意图，图3所示的Wafer Map即为 经最优化模式下设置的Offset微调后的Wafer Map。
另外，得到经过微调的Wafer Map之后，计算机将界面显示的最终Wafer Map与界面背景的芯片划分区域进行对比，并将被Wafer Map的有效面积完全 覆盖的芯片统计在Gross Die内，从而可以得到硅片中的Gross Die。如图2所 示，默认模式下绘制的Wafer Map的Gross Die为5848，完整曝光场(Full Shot) 的数量为44，不完整曝光场(Ugly Shot)的数量为28，也即默认模式下绘制的 WaferMap中最多可以布局5848个有效芯片。如图3所示，最优化模式下绘制 的WaferMap的Gross Die为5864, Full Shot的数量为45， Ugly Shot的数量为 27，也即最优化模式下绘制的Wafer Map中最多可以布局5864个有效芯片。
由此可知，计算机根据相同的布局参数的值所生成的Wafer Map相同，根 据不同的布局参数的值所生成的Wafer Map不相同；计算机根据相同的Wafer Map所获取的Gross Die相同，根据不同的Wafer Map所获取的Gross Die可能 相同，也可能不相同；这里相同的Wafer Map是指形状和位置都相同，不同的 Wafer Map是指形状或位置不相同。而最优化冲莫式下绘制的Wafer Map可以确 保硅片上布局的有效Gross Die最大化，从而使得硅片中可利用的有效面积最大 化。
步骤103,根据所生成的Wafer Map对硅片进行芯片的布局。 得到Wafer M叩之后，可以根据Wafer Map对硅片进行芯片的布局，并且 在硅片上可以布局得到与Gross Die相同数量的芯片。例如在进行芯片曝光操作时，将得到的Wafer Map和对应的Gross Die 提供给硅片曝光机，由硅片曝光机根据Wafer Map的曝光区中的芯片布局，进 行芯片的曝光操作，可以在硅片上曝光得到对应Gross Die数量的芯片，从而使 得芯片曝光操作更加方便和准确；并且通过曝光机的曝光操作，能够在硅片上 制造出尽可能多的芯片，从而达到提高硅片面积使用率的目的。
为了实现上述本发明的优化硅片中芯片布局的方法，本发明还提供了 一种 优化硅片中芯片布局的装置，如图4所示，该装置包括参数获取模块IO、布 局图生成模块20、微调模块30和芯片布局模块40。参数获取模块IO，用于获 取硅片的布局参数，并将所获取的布局参数提供给布局图生成模块20，该布局 参数包括硅片的洗边宽度、平边高度和大平边长度。布局图生成模块20，连接 参数获^^莫块10，用于根据参数获取模块10所获取的布局参数生成Wafer Map; 需要指出的是，布局图生成模块20根据相同的布局参数的值所确定的Wafer Map相同，根据不同的布局参数的值所确定的Wafer Map不相同。微调模块30， 连接布局图生成模块20，用于根据输入的偏移量对硅片曝光场布局图的位置进 行微调。芯片布局模块40，连接微调模块30，用于根据微调后的Wafer Map 对硅片进行芯片的布局。
综上所述，本发明所提供的优化硅片中芯片布局的方法和装置，通过设置 Edge Exclude, FlatEdge Height和FlatEdge Length等布局参数的值，根据布局 参数确定出Wafer Map;并通过设置的Offset对Wafer Map进行微调，使得Wafer Map更加接近实际硅片，并且能够充分利用硅片的有效面积，使得硅片上布局 的有效Gross Die最大化。本发明适用于4inch、 5inch、 6inch、 8inch和12inch 的硅片。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。
权利要求
1、一种优化硅片中芯片布局的方法，其特征在于，包括获取硅片的布局参数，所述布局参数包括所述硅片的洗边宽度、平边高度和大平边长度；根据所获取的布局参数生成硅片曝光场布局图；根据所生成的硅片曝光场布局图对所述硅片进行芯片的布局。
2、 根据权利要求1所述优化硅片中芯片布局的方法，其特征在于，所述根 据所获取的布局参数生成硅片曝光场布局图之后，该方法还包括根据输入的 偏移量对所述硅片曝光场布局图的位置进行孩B周。
3、 根据权利要求2所述优化硅片中芯片布局的方法，其特征在于，所述输 入偏移量的模式为默认模式、自定义模式和最优化模式的其中一种。
4、 根据权利要求l、或2、或3所述优化硅片中芯片布局的方法，其特征 在于，所述根据所获取的布局参数生成硅片曝光场布局图进一步包括根据相 同的所述布局参数的值所生成的硅片曝光场布局图相同，根据不同的所述布局 参数的值所生成的硅片曝光场布局图不相同。
5、 根据权利要求l、或2、或3所述优化硅片中芯片布局的方法，其特征 在于，所述生成硅片曝光场布局图之后，该方法还包括将所述硅片曝光场布 局图与界面背景的芯片划分区域进行对比，获取所述硅片中的芯片总数。
6、 根据权利要求5所述优化硅片中芯片布局的方法，其特征在于，所述获 取硅片中的芯片总数进一步包括根据相同的硅片曝光场布局图所获取的芯片 总数相同，根据不同的硅片曝光场布局图所获取的芯片总数相同或不相同。
7、 一种优化硅片中芯片布局的装置，其特征在于，包括参数获取^t块、 布局图生成模块和芯片布局模块；其中，所述参数获取模块，用于获取硅片的布局参数提供给所述布局图生成模块， 所述布局参数包括所述硅片的洗边宽度、平边高度和大平边长度；所述布局图生成模块，用于根据所获取的布局参数生成硅片曝光场布局图；所述芯片布局模块，用于根据所生成的硅片曝光场布局图对所述硅片进行 芯片的布局。
8、 根据权利要求7所述优化硅片中芯片布局的装置，其特征在于，所述装 置还包括微调模块，用于根据输入的偏移量对所述硅片曝光场布局图的位置进 行微调。
9、 根据权利要求8所述优化硅片中芯片布局的装置，其特征在于，所述输 入偏移量的模式为默认模式、自定义模式和最优化模式的其中一种。
全文摘要
本发明公开了一种优化硅片中芯片布局的方法，包括获取硅片的布局参数，包括硅片的洗边宽度、平边高度和大平边长度；根据所获取的布局参数生成硅片曝光场布局图(Wafer Map)；根据所生成的Wafer Map对硅片进行芯片的布局。本发明还公开了一种优化硅片中芯片布局的装置，根据布局参数确定Wafer Map；并通过偏移量(Offset)对Wafer Map进行微调，使得Wafer Map更加接近实际硅片，并且能够充分利用硅片的有效面积，使硅片上布局的有效芯片总数(Gross Die)最大化。
文档编号G06F17/50GK101315647SQ20081011434
公开日2008年12月3日 申请日期2008年6月4日 优先权日2008年6月4日
发明者闻正锋 申请人:北大方正集团有限公司;深圳方正微电子有限公司