专利名称：：用于时钟信号锁频的电压稳定的制作方法
技术领域：
：本发明涉及在时钟信号锁频过程期间稳定供应给多核处理器的电压。
背景技术：
：现代多核处理器，诸如Intel架构处理器或者其它品牌处理器，一般具有多个功率状态可用，以允许在处理器不忙时节约功率。在操作期间可基于诸如处理器的当前功率状态等众多因素来动态地改变供应给处理器的电压以及处理器的频率。在锁相环(PLL)处于改变(例如，再锁定)正输出的时钟信号的频率的过程中时，向诸如PLL等时钟信号发生电路供应稳定且不改变的电压一般是有益的。在此时间期间异步的电压改变可能会中断PLL锁定处理。本发明通过举例说明并且不被附图限制，附图中，相似的附图标记表示类似的要素，并且其中图1是根据一些实施例在时钟信号锁频过程期间稳定供应电压的装置的图解。图2示出根据一些实施例的电压稳定信号以及供应给处理器的电压的时序图。图3是根据一些实施例在时钟信号锁频过程期间稳定供应电压的装置的图解。图4是根据一些实施例在时钟信号锁频过程期间稳定供应电压的计算机系统的图解。图5是在时钟信号锁频事件期间稳定供应电压的过程的实施例流程图。具体实施例方式揭示了在时钟信号锁频过程期间稳定供应电压的处理器、系统以及方法的实施例。许多多核处理器(MCP)包括核所在的两个位置主位置和从位置。这两个位置都耦合到向每个位置内的每个核供应电压的公共电压层。主位置包括指示供应给公共电压层的电压的逻辑。因此，主位置内的电压供应逻辑能够向电压调节器发送信息从而改变供应给电压层的电压(通过或者升高或者降低电压)。通过发送给电压调节器的信息来改变供应给电压层的电压将导致对所供应的电压的异步改变。两个位置还包括生成时钟信号的逻辑，该时钟信号用作在每个位置的每个核的参考时钟。在许多实施例中，时钟信号发生逻辑包括锁相环(PLL)电路。在时钟信号的频率(再锁定相位)发生任何改变时，PLL需要稳定的电压供应。主位置和从位置都具有向主位置内的电压改变(即修正)逻辑断言电压稳定(VStable)信号的逻辑。当断言VStable信号时，不再从主位置向电压调节器发送进一步的电压改变信息。因此，当PLL需要再锁定时钟信号(潜在地以新的频率)时，在想要时钟信号再锁定的位置内的VStable断言逻辑断言VStable信号，同时PLL被再锁定。一旦PLL已完成再锁定，VStable信号取消断言并且正常的电压改变操作可以重新开始。以下描述和权利要求中对所揭示技术的“一个实施例”或者“实施例”的引述意味着结合该实施例描述的特定特性、结构或者特性包括在所揭示技术的至少一个实施例中。因此，贯穿说明书在各处出现的短语“在一个实施例中”不必都引述同一个实施例。在以下描述以及权利要求中，术语“包括”和“包含”以及它们的变型可以被使用，并且旨在被视为是彼此同义的。另外，在以下描述和权利要求中，可以使用术语“耦合”和“连接”以及它们的变型。应当理解的是这些术语并非旨在是彼此同义的。具体而言，在特定实施例中，“连接”可用于表示两个或多个部件彼此直接物理或者电接触。“耦合”可以意味着两个或多个部件直接物理或者电接触。然而，“耦合”还可以表示两个或多个部件不是彼此直接接触，但是仍然彼此协作或交互。图1是根据一些实施例在时钟信号锁频过程中稳定供应电压的装置的图解。描述了具有两个双核管芯100的四核处理器。在许多实施例中，处理器100包括两个位置，位置0(102)和位置1(104)。两个位置都耦合到公共电压层106。位置0(102)包括两个处理核，核0(108)和核1(110)。位置1(104)也包括两个处理核，核0(112)和核1(114)。每个核包括用于执行指令的逻辑。因此，组合起来，两个位置具有总共四个核，由此处理器是具有两个双核管芯的四核处理器。每个位置包括锁相环(PLL)时钟信号发生电路，位置0(102)的PLL116和位置1(104)的PLL118。每个PLL能够生成时钟信号，位于相应位置的核能够将该时钟信号用作参考时钟。此外，每个PLL能够通过再锁定过程来改变时钟信号的频率。在没有示出的其它实施例中，时钟信号发生逻辑的替换形式生成被提供给处理器100内的核的时钟信号。在许多实施例中，功率管理链路(PMLink)120通信地耦合位置0和位置1。PMLink120的具体细节以及其到每个位置的接口可包括许多不同链路(即，互连，总线)形式中的一种。通常，PMLink120能够在位置0(102)和位置1(104)之间来回发送数据。在许多实施例中，就控制供应给电压层106的电压水平而言具有主位置和从位置。在许多实施例中，位置0(102)能够控制供应给电压层106的电压水平。电压控制过程可以被称为电压修正。在许多实施例中，位置0(102)中的逻辑向处理器外部的电压调节器126发送电压标识(VID)值124。电压调节器126解释VID值并且基于该信息调节供应给处理器100的电压128。因此，在其中通过公共电压层106向位置0(102)和位置1(104)供应相同电压的许多实施例中，位置0(102)中的逻辑规定供应给位置0(102)和位置1(104)两者的电压。在许多其他的实施例中，位置0(102)中的逻辑可以向电压调节器126发送除VID124之外的信息用于改变供应电压水平。发送给电压调节器126的信息可以是任何形式的，只要其通知电压调节器126要供应给电压层106的新电压即可。在任何给定时间，位置1(104)可以具有与位置0(102)不同的电压需求。因此，在许多实施例中，位置1(104)将其需要的电压通过PMLink120传达给位置0(102)，因此位置0(102)可从电压调节器126请求至少该电压量。在许多实施例中，由于处理器100中的功率节约逻辑，诸如增强型IntelSpeedStep技术或者其它处理器功率管理技术，如果核在睡眠模式、低频模式、高频模式、或者另一种这样的变频模式之间切换，则处理器100的每个位置可以积极地改变这些核的频率。在这些实施例中，在任何给定时间，处理器功率管理逻辑可能需要改变正由PLL116和PLL118提供给这些核的时钟信号的频率。PLL锁频过程不是瞬时的，并且代替地需要有限时间窗。PLL锁定(或者再锁定)过程需要反馈环电路来帮助改变PLL频率。每个PLL的反馈环电路受核电压改变的影响，这造成更长的锁定(再锁定)时间。在PLL锁频的时间窗期间，供应给PLL反馈环电路所在位置的电压保持稳定是非常有益的。如果供应给PLL反馈环电路的电压改变，PLL锁频过程潜在地将不会成功或者会花费更长的时段。因此，如果位置0(102)和位置1(104)两者中的PLL都被给予时间窗，在该时间窗中它们能够确信供应给它们的电压将不会改变，那么位置0(102)和位置1(104)中的PLL都会受益。因此，在许多实施例中，可由位置1(104)向位置0(102)提供电压稳定(VStable)信号122线。该线可以是单引线、接口引脚、串行总线或者任何其它类型的物理通信接口，其将允许自从位置即位置1(104)向主位置即位置0(102)发送单个二进制信号。通常，在正常操作期间，VStable信号可为低(例如，关、空闲等等)。在给定时间，位置1(104)可能想要再锁定PLL118以向核0(112)和核(114)提供不同频率。在该点，位置1(104)中的逻辑可以断言VStable信号122。在许多实施例中，VStable信号122通知位置0(102)停止任何进一步电压修正并且在一时间窗中将供应电压返回到标准最大供应电压。在许多其它实施例中，VStable信号122还通知位置0(102)在该时间窗中停止对供应给电压层的电压进行任何其它额外异步改变。存在可被称为电压稳定时间的时段，它是电压调节器126将供应给电压层106的电压稳定到最大供应水平所要花费的最大时间。实际的电压稳定时间可能随不同处理器、不同电压调节器以及在不同实现中有所不同。对于给定处理器，最大电压稳定时间将是电压调节器的供应电压从最低允许供应电压倾斜上升到非修正最大供应电压所要花费的时间。此外，稳定部件的电压的最大时段可能还会增加额外时间，诸如VStable122传输时间和VID124传输时间以及潜在地逻辑中的其它有限延迟。一旦确定了等于最大电压稳定时间的时段，位置1(104)中的逻辑可确信一旦在VStable信号122的断言后流逝了该时段，将存在其中供应给电压层106的电压是稳定的时间窗。在该时间窗期间，PLL118能够确信PLL再锁定可以在没有由于电压改变造成的中断的情况下发生。在许多实施例中，一旦PLL118已完成再锁定过程，位置1(104)中的逻辑可以取消断言VStable信号122。取消断言通知主位置0(102)其可以通过向电压调节器126发送新VID124(或者其它电压信息)来再次动态地改变供应给电压层的电压水平。在许多实施例中，与位置1(104)中VStable断言逻辑相同或者类似的逻辑也驻留在位置0(102)中。位置0(102)PLL再锁定逻辑还需要稳定的电压来再锁定PLL116。因此，位置0(102)中的逻辑可以内部地断言VStable(图1中未示出)以保证PLL116的稳压窗。图2示出根据一些实施例的电压稳定信号和供应电压的时序图。图中的X轴表示时间，并且因此，供应电压水平200示出供应电压保持恒定水平的时段以及供应电压正在改变(相对于先前电压水平升高或者降低)的其它时段。在图表开始的初始时间点期间，VStable信号202被取消断言(即“0”)。在某个时间点(时间204)，VStable信号202被断言。在断言该信号的时刻，电压稳定转变时段206开始。如图所示，在该时段开始，供应电压水平200为低(即低于标准最大供应电压水平)。在电压稳定转变时段206期间，供应电压从任何较低电压水平倾斜上升到标准最大电压供应水平(时间208)，并且在新水平上稳定。在电压稳定在标准最大水平的同时或者在接下来的时间点(例如，时间210)，电压稳定转变时段206达到其终点。在该点，最初断言VStable信号202的逻辑意识到已达到稳压时间窗212。因此，可向断言VStable信号202的逻辑保证有其中供应电压将不会改变的某个时间窗。通常，时间窗有不确定长度，这允许电压保持稳定直到VStable信号202被取消断言的时间点。当稳压窗212开始(在图2中时间210)时，再锁定PLL的逻辑可以开始以某个频率再锁定的过程。PLL再锁定所花费的时长是因实现而异的。VStable信号202将保持被断言直到PLL再锁定过程完成。因此，取决于再锁定逻辑的速度、PLL中的组件以及其它系统相关的确定性变量，稳压窗在各计算机系统之间可以变化。在许多实施例中，一旦PLL已成功地被再锁定，VStable信号断言逻辑可以取消断言VStable信号202。例如，在图中时间214处捕获取消断言。取消断言信号通知电压改变(即修正)逻辑其可以在将来任何时间改变电压。图3是根据一些实施例在时钟信号锁频过程期间稳定供应电压的装置的图解。描绘了具有两个4核管芯100的8核处理器。在许多实施例中，处理器200包括两个位置，位置0(302)和位置1(304)。这两个位置都耦合到公共电压层306。位置0(302)包括四个处理器核，核0(308)、核1(310)、核2(312)和核3(314)。位置1(304)也包括四个处理器核，核4(316)、核5(318)、核6(320)和核7(322)。每个核包括用以执行指令的逻辑。因此，组合起来，两个位置具有总共8个核，从而，处理器是具有两个4核管芯的8核处理器。每个位置包括PLL反馈环电路即位置0(302)的PLL324和位置1(304)的PLL326以帮助生成时钟信号。每个PLL能够生成时钟信号，位于每个相应位置的核能够将该时钟信号用作参考时钟。此外，每个PLL可通过再锁定过程改变时钟信号的频率。在许多实施例中，功率管理链路(PMLink)328通信地耦合位置0和位置1。PMLink328的具体细节以及其到每个位置的接口在以上参考图1进行了讨论。在许多实施例中，就控制供应给电压层306的电压水平而言具有主位置和从位置。在许多实施例中，位置0(302)中的逻辑能够控制供应给电压层306的电压水平。电压控制过程可以被称为电压修正。在许多实施例中，位置0(302)中的逻辑向处理器外部的电压调节器334发送电压标识(VID)值332。电压调节器334解释VID值并且基于该信息调节供应给处理器300的电压336。VStable信号断言逻辑也在以上参考图1进行了讨论。图4是根据一些实施例在时钟信号锁频过程期间稳定供应电压的计算机系统的示例。计算机系统包括多核处理器(MCP)400。MCP400包括两个位置，位置0(402)和位置1(404)。在图4所示实施例中，每个位置包括单个处理器核，位置0(402)中的核0(406)以及位置1(404)中的核1(408)。在其它没有示出的实施例中，每个位置的核的数目可以多于一个。例如，在其它实施例中，每个位置可以有两个或四个核或者更多。可以被称为主位置的位置0(402)通过向电压调节器412发送电压信息410来控制供应给处理器的电压。电压调节器412接收从电源414供应的功率，并且调节专门供应给处理器的电压(416)。位置0(402)中的逻辑可通过在任何给定时间向电压调节器412发送新电压信息410来持续改变供应电压416。在许多实施例中，将位置1(404)耦合到位置0(402)的线可以传送VStable信号418。当位置1(404)中的逻辑断言该信号时，位置0(402)将停止改变供应给处理器416的电压。换句话说，在位置0(402)中的逻辑注意到VStable信号418已被断言后，该逻辑将停止向电压调节器412发送改变的电压信息410。这将在一时间窗中创建稳定电压。在许多实施例中，该时间窗可以被维护直到VStable信号418已被取消断言。在一些实施例中，当VStable信号到达位置0(402)时，位置0(402)中的逻辑可以开始一计时器，并且如果截至计时器耗尽时VStable信号还没有被取消断言，则电压改变可以重新开始。图5中的系统还可以包括用以控制访问系统存储器422的存储器控制器420。系统存储器422可以包括一种或多种类型的动态随机存取存储器(DRAM)——诸如双数据率(DDR)同步DRAM的形式，和/或一种或多种类型的非易失性存储器(NVM)，诸如基于闪存的存储器。此外，系统还可以包括1/0(输入/输出)综合件424。该I/O综合件可以具有一个或多个集成I/O主机控制器，用于控制MCP400与一个或多个诸如大容量存储设备426(例如，硬盘驱动)、NVM存储设备428以及提供计算机系统和网络432之间的访问的网络端口430等外围设备之间的通信。I/O主机控制器可以利用一个或多个不同I/O接口，诸如USB(通用串行总线)接口、PCI(外围组件互连)高速接口、IEEE(电气电子工程师协会)1394“防火墙”接口，或者一个或多个其它I/O接口。在许多没有示出的实施例中，图形处理单元(GPU)可以耦合到MCP400或者集成到MCP400以向供用户浏览信息的显示设备(例如，平板监视器)提供信息。图5是在时钟信号锁频事件期间稳定供应电压的过程的实施例的流程图。可以由硬件(例如，通用计算机系统中的物理组件)、软件(例如，存储在计算机系统的存储器中的程序指令)或者两者组合来执行该过程。图5示出在MCP中的从位置和MCP中的主位置两者上执行的过程步骤。在图5的中间用虚线画出这些位置。因此处理逻辑处在两个位置中。此外，如参照图1-4在以上讨论的，处理逻辑的结果是VStable信号的断言和取消断言。现在转到图5，从位置的过程开始于从位置中的处理逻辑断言VStable信号(处理框500)。在许多实施例中，从位置中的处理逻辑可以开始一计时器，用于倒计时电压稳定转变时段(如以上参考图2讨论的)。从位置中的处理逻辑可以检查以确定电压稳定转变时段是否已经流逝以及是否已经达到稳压窗(处理框502)。如果还没有达到稳压窗，那么处理逻辑返回框502。否则，如果已经达到稳压窗，处理逻辑开始时钟信号锁频过程(处理框504)。接下来，从位置中的处理逻辑检查看是否以确定时钟信号频率是否被锁定(处理框506)。如果否，处理逻辑返回框506。否则，如果频率已经被锁定，那么从位置中的处理逻辑取消断言VStable信号(处理框508)，并且在从位置中结束该过程。现在转到主位置，发生同样的过程。具体地，主位置的过程开始于主位置中的处理逻辑断言VStable信号(处理框510)。在许多实施例中，主位置中的处理逻辑可以开始一计时器，以倒计时电压稳定转变时段(如以上参考图2讨论的)。主位置中的处理逻辑可以检查以确定电压稳定转变时段是否已经流逝，以及是否已经达到稳压窗(处理框512)。如果还没达到稳压窗，那么处理逻辑返回框512。否则，如果已经达到稳压窗，处理逻辑开始时钟信号锁频过程(处理框514)。接下来，主位置中的处理逻辑检查看时钟信号频率是否被锁定(处理框516)。如果否，处理逻辑返回框516。否则，如果频率已经被锁定，那么主位置中的处理逻辑取消断言VStable信号(处理框508)，并且在主位置中结束该过程。源自从位置和主位置两者的点线显示断言和取消断言VStable信号的处理框。具体地，从位置断言在框500开始，并且通过线520向或(OR)门524断言，或门524断言主位置中的实际VStable信号526。替换地，主位置断言在框510开始，并且通过线522向或门524断言，或门524断言主位置中的实际VStable信号526。因此，揭示了在时钟信号锁频过程期间稳定供应电压的处理器、系统以及方法。这些实施例已参考其特定的示例性实施例进行了描述。对于受益于本公开的人员来说明显的是，可以对这些实施例作出各种修改和改变而不脱离在此所描述的实施例的宽泛精神和范围。相应地，说明书和附图应被认为是解说性的而不是限制意义的。权利要求一种处理器，包括第一位置和第二位置；将电压稳定信号从所述第二位置传送到所述第一位置的链路；所述第一位置中的电压修正逻辑，所述电压修正逻辑耦合到所述链路，用于动态地改变供应给所述第一位置和第二位置的电压；以及所述第二位置中的逻辑，其耦合到所述链路，用于断言所述电压稳定信号，其中在断言所述电压稳定信号后，所述第二位置被授予至少一时间窗，在所述时间窗中供应给所述第二位置的电压不改变。2.如权利要求1所述的处理器，其特征在于，进一步包括所述第二位置中的时钟信号发生逻辑，用于以多个频率中的一个为所述第二位置提供时钟信号。3.如权利要求2所述的处理器，其特征在于，进一步包括所述时钟信号发生逻辑，用于在其中供应给所述第二位置的电压不改变的所述时间窗期间将所述时钟信号锁定在第一频率。4.如权利要求3所述的处理器，其特征在于，所述第二位置包括用于以下动作的逻辑在断言所述电压稳定信号后在供应电压进行稳定时等待第一时段；以及允许所述时钟信号发生逻辑在所述第一时段后开始将所述时钟信号锁定在第一频率。5.如权利要求4所述的处理器，其特征在于，所述第二位置包括用于当所述时钟信号已被锁定在第一频率时取消断言所述电压稳定信号的逻辑。6.如权利要求1所述的处理器，其特征在于，每个位置具有一个或多个处理器核。7.如权利要求1所述的处理器，其特征在于，所述第一位置和第二位置两者驻留在单个电压层上。8.如权利要求1所述的处理器，其特征在于，进一步包括所述第一位置中的逻辑，用于断言所述电压稳定信号，其中在断言所述电压稳定信号后，所述第一位置被授予至少所述时间窗，在所述时间窗中供应给所述第一位置的电压不改变。9.一种系统，包括多位置处理器，每个位置具有至少两个核；将电压稳定信号从所述多位置处理器中的第二位置传送至所述多位置处理器中的第一位置的链路；所述第一位置中的电压修正逻辑，所述电压修正逻辑耦合到所述链路，用于动态地改变供应给所述第一位置和第二位置的电压；以及所述第二位置中的逻辑，其耦合到所述链路，用于断言所述电压稳定信号，其中在断言所述电压稳定信号后，所述第二位置被授予至少一时间窗，在所述时间窗中供应给所述第二位置的电压不改变。10.如权利要求9所述的系统，其特征在于，进一步包括所述第二位置中的时钟信号发生逻辑，用于以多个频率中的一个为所述第二位置提供时钟信号。11.如权利要求10所述的系统，其特征在于，进一步包括所述时钟信号发生逻辑，用于在其中供应给所述第二位置的电压不改变的所述时间窗期间将所述时钟信号锁定在第一频率。12.如权利要求11所述的系统，其特征在于，所述第二位置包括用于以下动作的逻辑在断言所述电压稳定信号后当供应电压进行稳定时，等待第一时段；以及允许所述时钟信号发生逻辑在所述第一时段后开始将所述时钟信号锁定在第一频率。13.如权利要求12所述的系统，其特征在于，所述第二位置包括用于当所述时钟信号已被锁定在第一频率时取消断言所述电压稳定信号的逻辑。14.如权利要求9所述的系统，其特征在于，每个位置具有一个或多个处理器核。15.如权利要求9所述的系统，其特征在于，所述第一位置和第二位置两者驻留在单个电压层上。16.如权利要求9所述的系统，其特征在于，进一步包括所述第一位置中的逻辑，用于断言所述电压稳定信号，其中在断言所述电压稳定信号后，所述第一位置被授予至少所述时间窗，在所述时间窗中供应给所述第一位置的电压不改变。17.一种方法，包括将电压稳定信号从多位置处理器上的第二位置传送至所述多位置处理器上的第一位置，其中所述第一位置动态地改变供应给所述第一位置和第二位置的电压；在所述电压稳定信号的断言后，向所述第二位置授予至少一时间窗，所述时间窗中供应给所述第二位置的电压不改变。18.如权利要求17所述的方法，其特征在于，进一步包括以多个频率中的一个为所述第二位置提供时钟信号。19.如权利要求18所述的方法，其特征在于，进一步包括在其中供应给所述第二位置的电压不改变的所述时间窗期间将所述时钟信号锁定在所述多个频率中的第一频率。20.如权利要求19所述的方法，其特征在于，进一步包括在所述电压稳定信号的断言后当供应电压进行稳定时等待第一时段；以及允许所述时钟信号在所述第一时段后开始锁定在第一频率的过程。21.如权利要求20所述的方法，其特征在于，还包括当所述时钟信号已完成所述锁定在第一频率的过程时，取消断言所述电压稳定信号。22.如权利要求17所述的方法，其特征在于，每个位置具有一个或多个处理器核。23.如权利要求17所述的方法，其特征在于，所述第一位置和第二位置两者驻留在单个电压层上。24.如权利要求17所述的方法，其特征在于，进一步包括从所述第一位置断言所述电压稳定信号，其中在断言所述电压稳定信号后，所述第一位置被授予至少所述时间窗，所述时间窗中供应给所述第一位置的电压不改变。全文摘要公开了用于时钟信号锁频的电压稳定。公开了处理器、系统和方法。在一实施例中，处理器包括第一位置和第二位置。具有将电压稳定信号从第二位置传送至第一位置的链路。在第一位置中，电压修正逻辑可动态改变供应给第一位置和第二位置的电压。在第二位置中，具有用于断言电压稳定信号的逻辑。在断言电压稳定信号后，第二位置被授予至少一时间窗，该时间窗中供应给第二位置的电压不改变。文档编号G06F1/26GK101813968SQ20091025307公开日2010年8月25日申请日期2009年9月28日优先权日2008年9月29日发明者I·哈瑞阿,J·阿拉雷,S·加哈吉达申请人:英特尔公司