专利名称：信息处理装置及用于信息处理装置的控制方法
技术领域：
本发明涉及信息处理装置及用于该信息处理装置的控制方法。
背景技术：
近来，由结合中央处理单元(CPU)(通用处理器)和数字信号处理器(DSP)(专门 用于数据处理的处理器)的非对称多处理器系统所构成的信息处理装置不断增加。在非对称多处理器系统中，在很多情况下，CPU和DSP采用主从结构。在该主从结 构中，CPU用作主处理器，DSP用作从处理器。CPU和DSP共享存储器，CPU控制DSP的起动 和操作。以往，在由主从非对称多处理器系统所构成的信息处理装置中，系统起动时执行 图5所示的处理。首先，CPU执行CPU的起动处理(时间tl至t3)。然后，CPU下载DSP的 软件(时间t3至t4)。接着，CPU解除DSP的复位(reset)(时间t4至t5)。接着，DSP执 行DSP的起动处理(时间t5至t6)。作为用于降低硬件的耗电量的技术，存在一种被称为时钟门控(clockgating)的 技术。时钟门控是指在硬件不工作的情况下、停止向硬件提供时钟的技术(参见日本专利 特开平5-235710号公报)。一般来说，硬件复位时，要继续对该硬件提供时钟。因此，在上述结构的信息处理 装置中，即使在CPU执行起动处理等时，DSP不执行任何处理，也不能通过应用时钟门控来 降低耗电量。
发明内容
根据本发明的一方面，提供一种信息处理装置，该信息处理装置包括第一处理单 元；第二处理单元；提供单元，其被构造为向所述第一处理单元和所述第二处理单元提供 时钟；以及控制单元，其被构造为以响应于所述第二处理单元的起动的完成停止向所述第 二处理单元提供所述时钟、并响应于所述第一处理单元的起动的完成重新开始向所述第二 处理单元提供所述时钟的方式，来控制所述提供单元。通过下面参照附图对示例性实施例的详细描述，本发明的其他特征和方面将变得清楚。
包括在说明书中并构成说明书的一部分的附图例示了本发明的示例性实施例、特 征以及各方面，并与文字描述一起用于解释本发明的原理。图1是例示本发明的示例性实施例的系统的结构的框图。图2是例示DSP的结构的框图。图3是例示当多功能外围设备(MFP)起动时CPU和DSP所执行的处理的序列的流 程图。
图4是例示当MFP起动时CPU和DSP所执行的处理的序列的时序图。图5是例示现有技术的时序图。
具体实施例方式以下将参照附图详细说明本发明的各种示例性实施例、特征、以及方面。图1是例示根据第一示例性实施例的系统的结构的框图。在图1中，该系统包括MFP 001，个人计算机(PC) 002，以及网络003。MFP 001可 以通过网络003与PC 002通信。MFP 001包括系统大规模集成电路(LSI) 101、随机存取存储器(RAM) 102 (易失性 存储介质)、只读存储器(ROM) 103 (非易失性存储介质)。ROM 103存储CPU 201的引导程 序、CPU 201的控制程序、DSP 203的数据处理程序等。MFP 001还包括操作单元(UI) 104、 打印机105以及扫描器106。当从PC 002接收到打印命令时，MFP 001通过系统LSI 101对图像数据执行图像 处理，并通过打印机105在片材(sheet)上打印图像。另外，在利用操作单元104从用户接 收到复印命令时，MFP 001通过扫描器106读取原稿，通过系统LSI 101对图像数据执行图 像处理，并通过打印机105在片材上打印图像。系统LSI 101 经总线 216 包括 CPU 201。CPU 201 控制 MFP 001。CPU201 将 ROM 103中存储的程序展开到RAM 102中并执行。中断控制器202将来自网络003等的中断通 知给CPU 201。DSP 203执行绘制处理(rendering processing)、扫描器图像处理等，以协 助CPU 201的处理。CPU 201和DSP 203处于CPU 201为主、DSP 203为从的关系。ROM 204 (非易失性存储介质)存储DSP 203的引导程序等。ROM 204也存储DSP 203的数据处理程序在RAM 102上的存储地址。中断控制器205将来自网络003等的中断通 知给DSP 203。RAM控制器206响应于来自CPU 201等的存储器存取请求，执行从RAM 102 读取数据以及将数据写至RAM 102的处理。ROM控制器207响应于来自CPU 201等的ROM 存取请求，执行从ROM 103中读取数据的处理。网络接口 208响应于来自CPU 201等的网络访问请求，执行向网络003发送数据 以及接收来自网络003的数据的处理。用户界面(UI)控制器209将用于在操作单元104 中显示的数据从CPU 201传送到操作单元104，并将用户在操作单元104中输入的数据从操 作单元104传送到CPU201。打印机接口 210将RAM 102中存储的图像数据传送到打印机 105。扫描器接口 211将扫描器106读取的图像数据传送到RAM 102。图像处理器212执行用于打印RAM 102中存储的图像的图像处理。联合二值图像 专家组(JBIG)编码器213对RAM 102中存储的JBIG压缩前的图像数据执行JBIG压缩。 JBIG解码器214对RAM 102中存储的JBIG压缩后的图像数据执行JBIG解压缩。总线215 作为系统LSI 101中各构成要素之间进行数据通信的媒介。总线216作为在DSP 203与 R0M204或总线215之间进行数据通信的媒介。时钟发生器217产生用于CPU 201和DSP 203操作的时钟，并向CPU201和DSP 203 提供所产生的时钟。时钟发生器217可以根据需要向CPU201和DSP 203之外的构成要素， 提供所产生的时钟。图2是例示根据本示例性实施例的DSP 203的结构的框图。
DSP 203可以划分为主域301和次域302。主域301包括管线303、指令缓存 (IC) 304、通用寄存器(GPR) 305、数据缓存(DC) 306、以及总线接口单元(BIU) 307。次域包括 片上调试单元(0⑶)308、中断处理单元(INT)309、时钟控制单元310、时钟门电路311。作为DSP 203的状态，存在操作状态、复位状态和中断等待状态。当DSP 203处于 操作状态时，向主域301和次域302提供时钟，消耗电力。当DSP 203处于复位状态时，向 主域301和次域302提供时钟，消耗比操作状态下更低的电力。当DSP 203处于中断等待 状态时，不向主域301提供时钟，仅向次域302提供时钟，因此消耗比复位状态下更低的电 力。在管线303中执行将DSP 203的状态切换至中断等待状态的指令。用于停止时钟的信 息从管线303被传输到时钟控制单元310，时钟被停止。图3为例示MFP 001起动时要被执行的CPU 201以及DSP 203的处理的序列的流程图。在MFP 001打开电源时或者MFP 001从省电模式返回到正常模式时执行该流程图 中所示的序列。首先，在步骤S 101，时钟发生器217开始向CPU 201提供时钟。同时，在步骤 S201，时钟发生器217开始向DSP 203提供时钟。接着，在步骤S102，CPU 201复位CPU 201。同时，在步骤S202，DSP 203复位DSP 203。接着，在步骤S103，CPU 201使用ROM 103中存储的CPU 201的引导程序，执行CPU 201的起动处理。同时，在步骤S203，DSP 203使用ROM 204中存储的DSP 203的引导程序， 执行DSP 203的起动处理。在步骤S104，在CPU 201的起动处理完成时，CPU 201即从ROM 103中将CPU 201 的控制程序以及DSP 203的数据处理程序下载到RAM 102中。在步骤S204，在DSP 203的起动处理完成时，DSP 203即转变至中断等待状态。然 后，在步骤S205，在DSP 203已经转变至中断等待状态时，DSP 203利用时钟控制单元310， 停止向DSP 203提供时钟。在步骤S105，在DSP 203的程序下载完成时，CPU 201即向DSP 203传输中断信 号。然后，在步骤S206，DSP 203利用中断处理单元309，从CPU 201接收中断信号。在步骤S106，向DSP 203发送中断信号后，CPU 201待机直至DSP203完成数据处理。在步骤S207，当从CPU 201接收到中断信号时，DSP 203利用时钟控制单元310， 重新开始向DSP 203提供时钟。接下来，在步骤S208，在接收到从CPU 201发送的中断信号时，DSP203执行以下说 明的例外处理(用于使DSP 203从中断状态返回的各种处理)。首先，DSP 203解析中断原 因。接着，如果中断原因为使用主域301的数据处理，则DSP 203清除中断原因，并执行用 于从中断状态返回的中断返回命令。根据中断返回命令，DSP 203基于指示DSP 203的数 据处理程序存储于ROM 204中的存储区域的地址，访问RAM 102中存储的DSP 203的数据 处理程序。接下来，在步骤S209，DSP 203从中断等待状态中返回。在步骤S210，DSP 203使用RAM 102中存储的DSP 203的数据处理程序，执行数据的处理。图4是例示执行图3中的序列时CPU 201以及DSP 203的操作状态的时序图。在时间t2至t5，可以看出通过对DSP应用时钟门控，能够降低DSP的耗电量。根据本示例性实施例，在CPU 201的起动过程中，通过在DSP 203的起动完成的同 时对DSP 203应用时钟门控，能够降低DSP 203消耗的电力。在第一示例性实施例中，ROM 204存储了 DSP 203的数据处理程序在RAM 102上 的存储地址。当在步骤S206执行例外处理中的中断返回命令时，DSP 203基于ROM 204中 存储的地址，访问RAM 102中存储的DSP 203的数据处理程序。然而，所述程序在RAM 102上的存储地址在所述程序被编译(Compile)时确定。因 此，在创建系统LSI 101时必须完成对DSP 203的数据处理程序的编译。如果这样，即使用 户以后希望改变DSP 203的数据处理程序也改变不了。为了解决上述情况，在第二示例性实施例中对第一示例性实施例的结构作如下变更。首先，将预定寄存器(register)(未图示)的地址存储在ROM 204中。接着，在执 行步骤S206中的例外处理的中断返回命令前，将DSP 203的数据处理程序在RAM 102上的 存储地址存储在前述的预定寄存器(未图示)中。该处理可以在CPU 201将DSP 203的数 据处理程序下载至RAM102中时执行。然后，在执行步骤S206中的例外处理的中断返回命令时，DSP 203基于ROM 204中 存储的地址，访问预定寄存器。基于预定寄存器中存储的地址，DSP 203访问RAM 102中存 储的DSP 203的数据处理程序。根据本示例性实施例，能够在没有完成对DSP 203的数据处理程序的编译的状态 下，创建系统LSI 101。因而，以后能够改变DSP 203的数据处理程序。本发明的各方面还可以通过读出并执行记录在存储装置上的用于执行上述实施 例的功能的程序的系统或设备的计算机(或诸如CPU或MPU的装置)、以及由系统或设备 的计算机例如读出并执行记录在存储装置上的用于执行上述实施例的功能的程序来执行 各步骤的方法来实现。鉴于此，例如经由网络或者从用作存储装置的各种类型的记录介质 (例如计算机可读介质)向计算机提供程序。虽然参照示例性实施例对本发明进行了说明，但是应当理解，本发明不限于所公 开的示例性实施例。应当对所附权利要求的范围给予最宽的解释，以使其涵盖所有变型、等 同结构及功能。
权利要求
一种信息处理装置，该信息处理装置包括第一处理单元；第二处理单元；提供单元，其被构造为向所述第一处理单元和所述第二处理单元提供时钟；以及控制单元，其被构造为以响应于所述第二处理单元的起动的完成停止向所述第二处理单元提供所述时钟、并响应于所述第一处理单元的起动的完成重新开始向所述第二处理单元提供所述时钟的方式，来控制所述提供单元。
2.根据权利要求1所述的信息处理装置，其中，所述第一处理单元是控制该信息处理装置的中央处理单元，并且 其中，所述第二处理单元是根据从所述第一处理单元发出的命令执行数据处理的数字 信号处理器。
3.根据权利要求1所述的信息处理装置，该信息处理装置还包括第一存储单元，其被构造为存储要在所述第一处理单元起动时使用的第一程序；以及 第二存储单元，其被构造为存储要在所述第二处理单元起动时使用的第二程序。
4.根据权利要求3所述的信息处理装置，其中，所述第一存储单元和所述第二存储单 元为非易失性存储单元。
5.根据权利要求3所述的信息处理装置，该信息处理装置还包括第三存储单元，其被构造为存储要在所述第二处理单元执行数据处理时使用的第三程序。
6.根据权利要求5所述的信息处理装置，其中，所述第三存储单元为易失性存储单元。
7.根据权利要求5所述的信息处理装置，其中，所述第一处理单元以响应于所述第一 处理单元的起动的完成使所述第三存储单元存储所述第三程序的方式，来控制所述第三存 储单元。
8.根据权利要求5所述的信息处理装置，其中，所述第二处理单元响应于重新开始向 所述第二处理单元提供所述时钟，使用所述第三程序执行所述数据处理。
9.根据权利要求5所述的信息处理装置，其中，所述第二存储单元存储用于访问所述 第三程序的第一信息，并且其中，所述第二处理单元基于所述第一信息来访问所述第三程序。
10.根据权利要求9所述的信息处理装置，其中，所述第一信息是指示所述第三存储单 元中存储所述第三程序的存储区域的第一地址。
11.根据权利要求9所述的信息处理装置，该信息处理装置还包括第四存储单元，其被构造为存储指示所述第三存储单元中存储所述第三程序的存储区 域的第一地址，其中，所述第一信息是指示所述第四存储单元中存储所述第一地址的存储区域的第二 地址。
12.一种信息处理装置的控制方法， 所述信息处理装置包括第一处理单元； 第二处理单元；以及提供单元，其被构造为向所述第一处理单元和所述第二处理单元提供时钟； 所述控制方法包括以下步骤控制所述提供单元，以响应于所述第二处理单元的起动的完成，停止向所述第二处理 单元提供所述时钟；以及控制所述提供单元，以响应于所述第一处理单元的起动的完成，重新开始向所述第二 处理单元提供所述时钟。
全文摘要
本发明提供一种信息处理装置及用于信息处理装置的控制方法，该信息处理装置包括第一处理单元；第二处理单元，其不同于所述第一处理单元；提供单元，其被构造为向所述第一处理单元和所述第二处理单元提供时钟；以及控制单元，其被构造为以响应于所述第二处理单元的起动的完成停止向所述第二处理单元提供所述时钟、并响应于所述第一处理单元的起动的完成重新开始向所述第二处理单元提供所述时钟的方式，来控制所述提供单元。
文档编号G06F15/177GK101937419SQ20101021904
公开日2011年1月5日 申请日期2010年6月25日 优先权日2009年6月30日
发明者松井信明 申请人:佳能株式会社