数据读取方法、存储器控制器与存储器存储装置制造方法【专利摘要】本发明提供一种数据读取方法、存储器控制器与存储器存储装置。此读取方法是用于包括多个实体擦除单元的可擦写式非易失性存储器模块，包括：配置多个逻辑地址以映射至部分的实体擦除单元；接收来自主机系统的多个读取指令，其中这些读取指令指示读取上述逻辑地址中的多个第一逻辑地址；执行这些读取指令，并且判断第一逻辑地址是否为连续；以及若第一逻辑地址为连续，从实体擦除单元中预读取属于一个逻辑范围的数据至缓冲存储器。由此，可以提升读取数据的速度。【专利说明】数据读取方法、存储器控制器与存储器存储装置【
技术领域：
】[0001]本发明是有关于一种数据读取方法，且特别是有关于一种用于可擦写式非易失性存储器模块的数据读取方法、存储器控制器与存储器存储装置。【
背景技术：
】[0002]数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可擦写式非易失性存储器模块(例如，闪速存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内置在上述所举例的各种便携式多媒体装置中。[0003]一般来说，可擦写式非易失性存储器模块会由一个存储器控制器来控制，并且存储器控制器会接收来自于主机系统的读取指令。存储器控制器会根据所接收到的读取指令从可擦写式非易失性存储器模块中读取数据。存储器控制器可建立一个指令阵列，其中存储了来自于主机系统的读取指令。存储器控制器可自行决定指令阵列中读取指令的执行顺序。并且，存储器控制器可从可擦写式非易失性存储器模块预读(pre-read)—些数据至一个缓冲存储器，以便当主机系统要读取多个连续的地址时可增加读取数据的速度。然而，主机系统下达读取指令给存储器控制器不一定会依序，此会造成预读的数据从缓冲存储器中被清除。因此，如何增加读取数据的速度，为此领域技术人员所关心的议题。【
发明内容】[0004]本发明的范例实施例中提出一种数据读取方法、存储器控制器与存储器存储装置，可以增加读取数据的速度。[0005]本发明一范例实施例提出一种数据读取方法，用于控制一可擦写式非易失性存储器模块。此可擦写式非易失性存储器模块包括多个实体擦除单元。上述的数据读取方法包括:配置多个逻辑地址以映射至部分的实体擦除单元；接收来自主机系统的多个第一读取指令，其中第一读取指令指示读取上述逻辑地址中的多个第一逻辑地址；执行第一读取指令，并且判断第一逻辑地址是否为连续；以及若第一逻辑地址为连续，从实体擦除单元中预读取属于第一逻辑范围的数据至缓冲存储器。[0006]在一范例实施例中，上述的数据读取方法，还包括:接收来自于主机系统的一个第二读取指令，其中第二读取指令指示读取一个第二逻辑地址；判断第二逻辑地址是否在上述逻辑地址中的一预定范围内，其中预定范围包括第一逻辑范围；若第二逻辑地址在预定范围内，判断第二逻辑地址是否为第一逻辑范围的起始逻辑地址；以及若第二逻辑地址为起始逻辑地址，则传送属于第二逻辑地址的数据给主机系统。[0007]在一范例实施例中，上述的数据读取方法，还包括:若第二逻辑地址为起始逻辑地址，从实体擦除单元中预读取属于一个第二逻辑范围的数据至缓冲存储器中，其中第二逻辑范围是接续在第一逻辑范围之后。[0008]在一范例实施例中，上述的数据读取方法还包括:若第二逻辑地址不为起始逻辑地址，维持属于第一逻辑范围的数据在缓冲存储器中并且启动一个计时器；以及若计时器所记录的数值大于一个临界值，清除缓冲存储器中属于第一逻辑范围的数据。[0009]在一范例实施例中，上述的临界值正比于可擦写式非易失性存储器模块的读取时间。[0010]在一范例实施例中，上述的数据读取方法还包括:接收来自于主机系统的一个第三读取指令，其中第三读取指令指示读取逻辑地址中的一个第三逻辑地址；以及若第三逻辑地址为起始逻辑地址，重置计时器并且传送属于第三逻辑地址的数据至主机系统。[0011]在一范例实施例中，上述的数据读取方法还包括:若第二逻辑地址不在预定范围内，清除缓冲存储器中属于第一逻辑范围的数据。[0012]在一范例实施例中，上述的数据读取方法还包括:接收来自于主机系统的一个第二读取指令，其中第二读取指令指示读取逻辑地址中的一个第二逻辑地址；判断第二逻辑地址是否在预定范围内，其中预定范围包括第一逻辑范围；若第二逻辑地址在预定范围内，判断第二逻辑地址是否在第一逻辑范围内；若第二逻辑地址在第一逻辑范围内，传送属于第二逻辑地址的数据给主机系统。[0013]在一范例实施例中，上述的数据读取方法还包括:若第二逻辑地址不在第一逻辑范围内，维持属于第一逻辑范围的数据在缓冲存储器中并且启动一计时器；以及若计时器所记录的数值大于临界值，清除缓冲存储器中属于第一逻辑范围的数据。[0014]在一范例实施例中，上述第一逻辑范围的大小等于缓冲存储器的存储器空间的大小。[0015]以另外一个角度来说，本发明一范例实施例提出一种存储器存储装置，包括连接器、可擦写式非易失性存储器模块与存储器控制器。连接器是用以电性连接至一主机系统。可擦写式非易失性存储器模块包括多个实体擦除单元。存储器控制器是电性连接至连接器与可擦写式非易失性存储器模块，用以配置多个逻辑地址以映射至部分的实体擦除单元，并且接收来自主机系统的多个第一读取指令。这些第一读取指令指示读取上述逻辑地址中的多个第一逻辑地址。存储器控制器也用以执行这些第一读取指令，并且判断第一逻辑地址是否为连续。若第一逻辑地址为连续，存储器控制器用以从实体擦除单元中预读取属于上述逻辑地址中第一逻辑范围的数据至一个缓冲存储器。[0016]在一范例实施例中，上述的存储器控制器还用以接收来自于主机系统的第二读取指令，其中第二读取指令指示读取逻辑地址中的第二逻辑地址。存储器控制器还用以判断第二逻辑地址是否在逻辑地址中的预定范围内，其中预定范围包括第一逻辑范围。若第二逻辑地址在预定范围内，存储器控制器还用以判断第二逻辑地址是否为第一逻辑范围的起始逻辑地址。若第二逻辑地址为起始逻辑地址，存储器控制器还用以传送属于第二逻辑地址的数据给主机系统。[0017]在一范例实施例中，若第二逻辑地址不为起始逻辑地址，存储器控制器还用以维持属于第一逻辑范围的数据在缓冲存储器中并且启动计时器。若计时器所记录的数值大于临界值，存储器控制器还用以清除缓冲存储器中属于第一逻辑范围的数据。[0018]在一范例实施例中，上述的存储器控制器还用以接收来自于主机系统的第三读取指令，其中第三读取指令指示读取逻辑地址中的第三逻辑地址。若第三逻辑地址为起始逻辑地址，存储器控制器还用以重置计时器并且传送属于第三逻辑地址的数据至主机系统。[0019]在一范例实施例中，上述的存储器控制器还用以接收来自于主机系统的第二读取指令，其中第二读取指令指示读取逻辑地址中的第二逻辑地址。存储器控制器还用以判断第二逻辑地址是否在逻辑地址中的预定范围内。若第二逻辑地址在预定范围内，存储器控制器还用以判断第二逻辑地址是否在第一逻辑范围内。若第二逻辑地址在第一逻辑范围内，存储器控制器还用以传送属于第二逻辑地址的数据给主机系统。[0020]在一范例实施例中，若第二逻辑地址不在第一逻辑范围内，存储器控制器还用以维持属于第一逻辑范围的数据在缓冲存储器中并且启动计时器。若计时器所记录的数值大于临界值，存储器控制器还用以清除缓冲存储器中属于第一逻辑范围的数据。[0021]以另外一个角度来说，本发明一范例实施例提出一种存储器控制器，用于控制一可擦写式非易失性存储器模块。此存储器控制器包括主机接口、存储器接口与存储器管理电路。主机接口是用以电性连接至一主机系统。存储器接口是用以电性连接至可擦写式非易失性存储器模块，并且此可擦写式非易失性存储器模块包括多个实体擦除单元。存储器管理电路是电性连接至主机接口与存储器接口，用以配置多个逻辑地址以映射至部分的实体擦除单元，并且接收来自主机系统的多个第一读取指令。其中这些第一读取指令指示读取上述逻辑地址中的多个第一逻辑地址。存储器管理电路也用以执行第一读取指令，并且判断第一逻辑地址是否为连续。若第一逻辑地址为连续，存储器管理电路用以从实体擦除单元中预读取属于上述逻辑地址中第一逻辑范围的数据至一个缓冲存储器。[0022]在一范例实施例中，上述的存储器管理电路还用以接收来自于主机系统的第二读取指令，其中第二读取指令指示读取逻辑地址中的第二逻辑地址。存储器管理电路还用以判断第二逻辑地址是否在逻辑地址中的预定范围内，其中预定范围包括第一逻辑范围。若第二逻辑地址在预定范围内，存储器管理电路还用以判断第二逻辑地址是否为第一逻辑范围的起始逻辑地址。若第二逻辑地址为起始逻辑地址，存储器管理电路还用以传送属于第二逻辑地址的数据给主机系统。[0023]在一范例实施例中，若第二逻辑地址为起始逻辑地址，存储器管理电路还用以从实体擦除单元中预读取属于第二逻辑范围的数据至缓冲存储器中，其中第二逻辑范围是接续在第一逻辑范围之后。[0024]在一范例实施例中，若第二逻辑地址不为起始逻辑地址，存储器管理电路还用以维持属于第一逻辑范围的数据在缓冲存储器中并且启动计时器。若计时器所记录的数值大于临界值，存储器管理电路还用以清除缓冲存储器中属于第一逻辑范围的数据。[0025]在一范例实施例中，上述的存储器管理电路还用以接收来自于主机系统的第三读取指令，其中第三读取指令指示读取逻辑地址中的第三逻辑地址。若第三逻辑地址为起始逻辑地址，存储器管理电路还用以重置计时器并且传送属于第三逻辑地址的数据至主机系统。[0026]在一范例实施例中，若第二逻辑地址不在预定范围内，存储器管理电路还用以清除缓冲存储器中属于第一逻辑范围的数据。[0027]在一范例实施例中，上述的存储器管理电路还用以接收来自于主机系统的第二读取指令，其中第二读取指令指示读取逻辑地址中的第二逻辑地址。存储器管理电路还用以判断第二逻辑地址是否在逻辑地址中的预定范围内。若第二逻辑地址在预定范围内，存储器管理电路还用以判断第二逻辑地址是否在第一逻辑范围内。若第二逻辑地址在第一逻辑范围内，存储器管理电路还用以传送属于第二逻辑地址的数据给主机系统。[0028]在一范例实施例中，若第二逻辑地址不在第一逻辑范围内，存储器管理电路还用以维持属于第一逻辑范围的数据在缓冲存储器中并且启动计时器。若计时器所记录的数值大于临界值，存储器管理电路还用以清除缓冲存储器中属于第一逻辑范围的数据。[0029]基于上述，本发明所提出的数据读取方法、存储器控制器与存储器存储装置会根据已经执行完毕的读取指令是否读取了连续的逻辑地址来判断是否要预读数据。由此，可以增加读取数据的速度。[0030]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。【专利附图】【附图说明】[0031]图1A是根据一范例实施例所示出的主机系统与存储器存储装置的示意图；[0032]图1B是根据一范例实施例所示出的电脑、输入/输出装置与存储器存储装置的示意图；[0033]图1C是根据一范例实施例所示出的主机系统与存储器存储装置的示意图；[0034]图2是示出图1A所示的存储器存储装置的概要方块图；[0035]图3是根据一范例实施例所示出的存储器控制器的概要方块图；[0036]图4是根据一范例实施例所示出的管理可擦写式非易失性存储器模块的范例示意图；[0037]图5是根据一范例实施例示出记录档的范例示意图；[0038]图6A是根据一范例实施例示出预读取属于一个逻辑范围的数据的示意图；[0039]图6B是根据一范例实施例示出判断预读取数据以后的系统流程图；[0040]图7是根据一范例实施例示出数据读取方法的流程图。[0041]附图标记说明:[0042]1000:主机系统；[0043]1100:电脑；[0044]1102:微处理器；[0045]1104:随机存取存储器；[0046]1106:输入/输出装置；[0047]1108:系统总线；[0048]1110:数据传输接口；[0049]12O2:鼠标；[0050]1204:键盘；[0051]1206:显示器；[0052]1208:打印机；[0053]1212:U盘；[0054]1214:存储卡；[0055]1216:固态硬盘；[0056]1310:数码相机；[0057]1312:SD卡；[0058]1314:MMC卡；[0059]1316:存储卡；[0060]1318:CF卡；[0061]1320:嵌入式存储装置；[0062]100:存储器存储装置；[0063]102:连接器；[0064]104:存储器控制器；[0065]106:可擦写式非易失性存储器模块；[0066]304(0)?304(R):实体擦除单元；[0067]202:存储器管理电路；[0068]204:主机接口；[0069]206:存储器接口；[0070]252:缓冲存储器；[0071]254:电源管理电路；[0072]256:错误检查与校正电路；[0073]410:数据区；[0074]420:闲置区；[0075]430:系统区；[0076]440:取代区；[0077]450(0)?450(E):逻辑地址[0078]510:记录档；[0079]511?515:读取指令；[0080]610>640:逻辑范围；[0081]620:逻辑地址；[0082]630:预定范围；[0083]S602、S604、S606、S608、S610、S612、S614:系统流程图的步骤；[0084]S702、S704、S706、S708:数据读取方法的步骤。【具体实施方式】[0085][第一范例实施例][0086]一般而言,存储器存储装置(也称,存储器存储系统)包括可擦写式非易失性存储器模块与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。[0087]图1A是根据一范例实施例所示出的主机系统与存储器存储装置的示意图。[0088]请参照图1A,主机系统1000—般包括电脑1100与输入/输出(input/output,I/O)装置1106。电脑1100包括微处理器1102、随机存取存储器(randomaccessmemory,RAM)1104、系统总线1108与数据传输接口1110。图1B是根据一范例实施例所示出的电脑、输入/输出装置与存储器存储装置的示意图，参照图1B，输入/输出装置1106包括如图1B的鼠标1202、键盘1204、显示器1206与打印机1208。必须了解的是，图1B所示的装置非限制输入/输出装置1106，输入/输出装置1106可还包括其他装置。[0089]在本发明实施例中，存储器存储装置100是通过数据传输接口1110与主机系统1000的其他元件电性连接。通过微处理器1102、随机存取存储器1104与输入/输出装置1106的运作可将数据写入至存储器存储装置100或从存储器存储装置100中读取数据。例如，存储器存储装置100可以是如图1B所示的U盘1212、存储卡1214或固态硬盘(SolidStateDrive,SSD)1216等的可擦写式非易失性存储器存储装置。[0090]一般而言，主机系统1000为可实质地与存储器存储装置100配合以存储数据的任意系统。虽然在本范例实施例中，主机系统1000是以电脑系统来作说明，然而，在本发明另一范例实施例中主机系统1000可以是数码相机、摄像机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为数码相机(摄像机)1310时，可擦写式非易失性存储器存储装置则为其所使用的SD卡1312、MMC卡1314、记忆棒(memorystick)1316、CF卡1318或嵌入式存储装置1320(如图1C所示)。嵌入式存储装置1320包括嵌入式多媒体卡(EmbeddedMMC，eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接在主机系统的基板上。[0091]图2是示出图1A所示的存储器存储装置的概要方块图。[0092]请参照图2，存储器存储装置100包括连接器102、存储器控制器104与可擦写式非易失性存储器模块106。[0093]在本范例实施例中，连接器102是兼容于序列先进附件(SerialAdvancedTechnologyAttachment,SATA)标准。然而，必须了解的是,本发明不限于此,连接器102也可以是符合并列先进附件(ParallelAdvancedTechnologyAttachment,PATA)标准、电气和电子工程师协会(InstituteofElectricalandElectronicEngineers,IEEE)1394标准、高速外围零件连接接口(PeripheralComponentInterconnectExpress,PCIExpress)标准、通用串行总线(UniversalSerialBus,USB)标准、安全数位(SecureDigital,SD)接口标准、超高速一代(UltraHighSpeed-1，UHS-1)接口标准、超高速二代(UltraHighSpeed-1I,UHS-1I)接口标准、存储卡(MemoryStick,MS)接口标准、多媒体存储卡(MultiMediaCard,MMC)接口标准、炭入式多媒体存储卡(EmbeddedMultimediaCard,eMMC)接口标准、通用闪速存储器(UniversalFlashStorage,UFS)接口标准、小型闪速(CompactFlash,CF)接口标准、整合式驱动电子接口(IntegratedDeviceElectronics,DE)标准或其他适合的标准。[0094]存储器控制器104用以执行以硬件形式或固体形式实作的多个逻辑门或控制指令，并且根据主机系统1000的指令在可擦写式非易失性存储器模块106中进行数据的写入、读取与擦除等运作。[0095]可擦写式非易失性存储器模块106是电性连接至存储器控制器104，并且用以存储主机系统1000所写入的数据。可擦写式非易失性存储器模块106具有实体擦除单元304(0)~304(R)ο例如，实体擦除单元304(0)~304(R)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体擦除单元分别具有复数个实体程序化单元，并且属于同一个实体擦除单元的实体程序化单元可被独立地写入且被同时地擦除。例如，每一实体擦除单元是由128个实体程序化单元所组成。然而，必须了解的是，本发明不限于此，每一实体擦除单元是可由64个实体程序化单元、256个实体程序化单元或其他任意个实体程序化单元所组成。[0096]更详细来说，实体擦除单元为擦除的最小单位。也即，每一实体擦除单元含有最小数目的一并被擦除的单元。实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。每一实体程序化单元通常包括数据位区与冗余位区。数据位区包含多个实体存取地址用以存储使用者的数据，而冗余位区用以存储系统的数据(例如，控制信息与错误更正码)。在本范例实施例中，每一个实体程序化单元的数据位区中会包含4个实体存取地址，且一个实体存取地址的大小为512字节(byte，B)。然而，在其他范例实施例中，数据位区中也可包含8个、16个或数目更多或更少的实体存取地址，本发明并不限制实体存取地址的大小以及个数。例如，实体擦除单元为实体区块，并且实体程序化单元为实体页面或实体扇。[0097]在本范例实施例中，可擦写式非易失性存储器模块106为多层单元(MultiLevelCe11,MLC)NAND型闪速存储器模块，即一个存储包中可存储至少2个比特数据。然而，本发明不限于此，可擦写式非易失性存储器模块106也可是单层单元(SingleLevelCell,SLC)NAND型闪速存储器模块、复数层单元(TrinaryLevelCell，TLC)NAND型闪速存储器模块、其他闪速存储器模块或其他具有相同特性的存储器模块。[0098]图3是根据一范例实施例所示出的存储器控制器的概要方块图。[0099]请参照图3，存储器控制器104包括存储器管理电路202、主机接口204与存储器接口206。[0100]存储器管理电路202用以控制存储器控制器104的整体运作。具体来说，存储器管理电路202具有多个控制指令，并且在存储器存储装置100运作时，此些控制指令会被执行以进行数据的写入、读取与擦除等运作。[0101]在本范例实施例中，存储器管理电路202的控制指令是以固体形式来实作。例如，存储器管理电路202具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置100运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与擦除等运作。[0102]在本发明另一范例实施例中，存储器管理电路202的控制指令也可以程序码形式存储在可擦写式非易失性存储器模块106的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路202具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有驱动码，并且当存储器控制器104被使能时，微处理器单元会先执行此驱动码段来将存储在可擦写式非易失性存储器模块106中的控制指令载入至存储器管理电路202的随机存取存储器中。之后，微处理器单元会运行此些控制指令以进行数据的写入、读取与擦除等运作。[0103]此外，在本发明另一范例实施例中，存储器管理电路202的控制指令也可以一硬件形式来实作。例如，存储器管理电路202包括微控制器、存储器管理单元、存储器写入单元、存储器读取单元、存储器擦除单元与数据处理单元。存储器管理单元、存储器写入单元、存储器读取单元、存储器擦除单元与数据处理单元是电性连接至微控制器。其中，存储器管理单元用以管理可擦写式非易失性存储器模块106的实体区块；存储器写入单元用以对可擦写式非易失性存储器模块106下达写入指令以将数据写入至可擦写式非易失性存储器模块106中；存储器读取单元用以对可擦写式非易失性存储器模块106下达读取指令以从可擦写式非易失性存储器模块106中读取数据；存储器擦除单元用以对可擦写式非易失性存储器模块106下达擦除指令以将数据从可擦写式非易失性存储器模块106中擦除；而数据处理单元用以处理欲写入至可擦写式非易失性存储器模块106的数据以及从可擦写式非易失性存储器模块106中读取的数据。[0104]主机接口204是电性连接至存储器管理电路202并且用以接收与识别主机系统1000所传送的指令与数据。也就是说，主机系统1000所传送的指令与数据会通过主机接口204来传送至存储器管理电路202。在本范例实施例中，主机接口204是兼容于SATA标准。然而，必须了解的是本发明不限于此，主机接口204也可以是兼容于PATA标准、IEEE1394标准、PCIExpress标准、USB标准、SD标准、UHS-1标准、UHS-1I标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。[0105]存储器接口206是电性连接至存储器管理电路202并且用以存取可擦写式非易失性存储器模块106。也就是说，欲写入至可擦写式非易失性存储器模块106的数据会经由存储器接口206转换为可擦写式非易失性存储器模块106所能接受的格式。[0106]在本发明一范例实施例中，存储器控制器104还包括缓冲存储器252、电源管理电路254与错误检查与校正电路256。[0107]缓冲存储器252是电性连接至存储器管理电路202并且用以暂存来自于主机系统1000的数据与指令或来自于可擦写式非易失性存储器模块106的数据。[0108]电源管理电路254是电性连接至存储器管理电路202并且用以控制存储器存储装置100的电源。[0109]错误检查与校正电路256是电性连接至存储器管理电路202并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路202从主机系统1000中接收到写入指令时，错误检查与校正电路256会为对应此写入指令的数据产生对应的错误检查与校正码(ErrorCheckingandCorrectingCode,ECCCode),并且存储器管理电路202会将对应此写入指令的数据与对应的错误检查与校正码写入至可擦写式非易失性存储器模块106中。之后，当存储器管理电路202从可擦写式非易失性存储器模块106中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路256会依据此错误检查与校正码对所读取的数据执行错误检查与校正程序。[0110]图4是根据一范例实施例所示出的管理可擦写式非易失性存储器模块的范例示意图。[0111]必须了解的是，在此描述可擦写式非易失性存储器模块106的实体区块的运作时，以“提取”、“交换”、“分组”、“轮替”等词来操作实体区块是逻辑上的概念。也就是说，可擦写式非易失性存储器模块的实体区块的实际位置并未更动，而是逻辑上对可擦写式非易失性存储器模块的实体区块进行操作。[0112]请参照图4，存储器控制器104可将可擦写式非易失性存储器模块的实体区块304(0)?304(R)逻辑地分组为多个区域，例如为数据区410、闲置区420、系统区430与取代区440。在另一范例实施例中，取代区440也可与闲置区420共用包含无效数据的实体区块。[0113]数据区410与闲置区420的实体区块是用以存储来自于主机系统1000的数据。具体来说，数据区410是存储数据的实体区块，而闲置区420的实体区块是用以替换数据区410的实体区块。因此，闲置区420的实体区块为空或可使用的实体区块，其中并没有存储数据或是存储了标记为已没用的无效数据。也就是说，在闲置区420中的实体区块已被执行擦除运作，或者当闲置区420中的实体区块被提取用于存储数据之前所提取的实体区块会先被执行擦除运作。因此，闲置区420的实体区块为可被使用的实体区块。[0114]逻辑上属于系统区430的实体区块是用以记录系统数据，其中此系统数据包括关于存储器晶片的制造商与型号、存储器晶片的实体区块数、每一实体区块的实体页面数等。[0115]逻辑上属于取代区440中的实体区块是替代实体区块。例如，可擦写式非易失性存储器模块在出厂时会预留4%的实体区块作为更换使用。也就是说，当数据区410、闲置区420与系统区430中的实体区块损毁时，预留在取代区440中的实体区块是用以取代损坏的实体区块(即，坏实体区块(badblock))。因此，倘若取代区440中仍存有正常的实体区块且发生实体区块损毁时，存储器控制器104会从取代区440中提取正常的实体区块来更换损毁的实体区块。倘若取代区440中无正常的实体区块且发生实体区块损毁时，则存储器控制器104会将整个存储器存储装置100宣告为写入保护(writ印rotect)状态，而无法再写入数据。[0116]特别是，数据区410、闲置区420、系统区430与取代区440的实体区块的数量会依据不同的存储器规格而有所不同。此外，必须了解的是，在存储器存储装置100的运作中，实体区块关联至数据区410、闲置区420、系统区430与取代区440的分组关系会动态地变动。例如，当闲置区中的实体区块损坏而被取代区的实体区块取代时，则原本取代区的实体区块会被关联至闲置区。[0117]在本范例实施例中，存储器控制器104会配置逻辑地址450(O)?450(E)以利于在存储数据的实体区块中进行数据存取。例如，当存储器存储装置100被作业系统1110通过档案系统(例如，FAT32)格式化时，逻辑地址450(O)?450(E)分别地映射至数据区410的实体区块304(0)?304(A)。在此，存储器管理电路202(或存储器控制器104)会建立逻辑地址-实体擦除单兀映射表(logicaladdress-physicalerasingunitmappingtable)，以记录逻辑区块地址与实体擦除单元之间的映射关系。在此范例实施例中，每一个逻辑地址450(O)?450(E)的大小相同于一个实体擦除单元的大小，即，逻辑地址也可被称为逻辑区块地址(logicalblockaddress,LBA)。然而,在其他范例实施例中，每一个逻辑地址450(0)?450(E)的大小也可以是一个实体程序化单元的大小，本发明并不限制逻辑地址450(0)?450(E)的大小。[0118]主机系统1000会下达多个读取指令给存储器管理电路202(或存储器控制器104)，并且这些读取指令是指示读取逻辑地址450(0)?450(E)中的一或多个逻辑地址。存储器管理电路202(或存储器控制器104)会将这些读取指令放入一个指令阵列(commandqueue)当中，并且存储器管理电路202(或存储器控制器104)会决定执行这些读取指令的顺序。若存储器管理电路202(或存储器控制器104)要执行一个读取指令，则存储器管理电路202(或存储器控制器104)会取得此读取指令所要读取的逻辑地址，并取得此逻辑地址所映射的一个实体擦除单元，从此实体擦除单元中读取数据，并将这些数据传送给主机系统1000。然而，在执行一个读取指令之前，存储器管理电路202(或存储器控制器104)会从实体擦除单元304(0)?304(B)中预读一些数据至存储器控制器104中的缓冲存储器252；接下来，若此读取指令所要读取的数据已经在缓冲存储器252中，存储器管理电路202(或存储器控制器104)便可以将缓冲存储器252中的数据传送给主机系统1000，由此增加读取数据的速度。在另一范例实施例中，存储器管理电路202(或存储器控制器104)预读的数据也可以放在存储器控制器104以外的一个缓冲存储器中，本发明并不在此限。[0119]图5是根据一范例实施例示出记录档的范例示意图。[0120]请参照图5，存储器管理电路202(或存储器控制器104)从主机系统1000接收到多个读取指令(也称第一读取指令)并且执行完这些读取指令以后，会把执行完毕的读取指令存在记录档510中。例如，记录档510中记录了已被执行完毕的读取指令511?515，其分别指示读取逻辑地址450(2)、450(4)、450(I)、450(O)与450(3)(也称第一逻辑地址)。存储器管理电路202(或存储器控制器104)是先从主机系统1000接收到读取指令511、再依序地接收到读取指令512?515;换言之，依照接收到读取指令511?515的顺序，存储器管理电路202(或存储器控制器104)并不会发现主机系统1000要读取连续的逻辑地址。然而，在此范例实施例中，存储器管理电路202(或存储器控制器104)在执行完读取指令511?515后会判断读取指令511?515所要读取的逻辑地址是否为连续。例如，存储器管理电路202(或存储器控制器104)在排序完读取指令511?515所要读取的逻辑地址以后，会发现逻辑地址450(O)?450(4)为连续。此表示虽然主机系统1000是依序的传送读取指令511?515给存储器管理电路202(或存储器控制器104)，但主机系统1000正在读取连续的逻辑地址450(O)?450(4)。由于逻辑地址450(O)?450(4)为连续，主机系统1000接下来要读取的逻辑地址也可能是连续。因此，存储器管理电路202(或存储器控制器104)会预读取属于一个逻辑范围的数据。[0121]在此范例实施例中，记录档510中记录了5个读取指令511?515。然而，在其他范例实施例中，记录档510中也可以记录数目更多或更少的读取指令。并且，存储器管理电路202(或存储器控制器104)是在判断记录档510中有η个读取指令为连续以后开始预读取数据，其中η为正整数。然而，本发明并不限制η的数值。[0122]图6Α是根据一范例实施例示出预读取属于一个逻辑范围的数据的示意图。[0123]请参照图6Α，由于记录档510中的读取指令所读取的逻辑地址450(O)?450(4)为连续，因此存储器管理电路202(或存储器控制器104)会预读取属于逻辑范围610的数据至缓冲存储器252。存储器管理电路202(或存储器控制器104)也会设定一个预定范围630，并且预定范围630会包括逻辑范围610。然而，本发明并不限制逻辑范围610以及预定范围630的大小。接下来，存储器管理电路202(或存储器控制器104)会接收来自主机系统1000的一个读取指令(也称第二读取指令)。此第二读取指令指示读取逻辑地址620(也称第二逻辑地址)。存储器管理电路202(或存储器控制器104)会先判断逻辑地址620是否在预定范围630内。若逻辑地址620在预定范围630内，存储器管理电路202(或存储器控制器104)还会判断逻辑地址620是否为逻辑范围610的起始逻辑地址(即，逻辑地址450(5))。若逻辑地址620为逻辑地址450(5)，则存储器管理电路202(或存储器控制器104)会从缓冲存储器252中读取属于逻辑地址620的数据，并将这些数据传送给主机系统1000。[0124]另一方面，若逻辑地址620在预定范围630内但不为逻辑地址450(5)，则存储器管理电路202(或存储器控制器104)会维持属于逻辑范围610的数据在缓冲存储器252中并且启动一个计时器。本发明并不限制用软件或是硬件的方式实现此计时器。在此，虽然主机系统1000目前没有要读取逻辑地址450(5)，但由于逻辑地址620还在预定范围630内，因此主机系统1000在接下来的一段时间内有可能会再读取逻辑地址450(5)。所以，存储器管理电路202(或存储器控制器104)并不会在取得第二读取指令以后就清除缓冲存储器252中属于逻辑范围610的数据。然而，若此计时器所记录的数值大于一个临界值，则存储器管理电路202(或存储器控制器104)会清除缓冲存储器252中属于逻辑范围610的数据。此夕卜，若逻辑地址620不在预定范围630内，则存储器管理电路202(或存储器控制器104)也会清除缓冲存储器252中属于逻辑范围610的数据。[0125]在计时器被启动以后，若存储器管理电路202(或存储器控制器104)接收到来自主机系统1000的下一个读取指令(也称第三读取指令)，并且此第三读取指令指示读取的逻辑地址(也称第三逻辑地址)为逻辑地址450(5)时，则存储器管理电路202(或存储器控制器104)会重置此计时器，并且将属于逻辑地址450(5)的数据传送给主机系统1000。[0126]换句话说，存储器管理电路202(或存储器控制器104)会维持属于逻辑范围610的数据在缓冲存储器252中，直到主机系统1000要读取预定范围630以外的逻辑地址或是在一预设时间内主机系统1000都没有读取逻辑地址450(5)(即，计时器所记录的数值大于一个临界值)。在一范例实施例中，此临界值是正比于可擦写式非易失性存储器模块106的一个读取时间。此读取时间表示可擦写式非易失性存储器模块106执行一个读取指令所需要的时间。若此读取时间越大，存储器管理电路202(或存储器控制器104)会增加此临界值，由此增加属于逻辑范围610的数据存储在缓冲存储器252的时间。例如，存储器管理电路202(或存储器控制器104)可设定此临界值为两倍的读取时间，但本发明并不在此限。[0127]在一范例实施例中，存储器管理电路202(或存储器控制器104)也可以一次传送属于多个逻辑地址的数据给主机系统1000。例如，存储器管理电路202(或存储器控制器104)是先接收到读取逻辑地址450(6)的读取指令再接收到读取逻辑地址450(5)的读取指令，并且读取逻辑地址450(6)的读取指令会先被存储在指令阵列当中。当判断主机系统1000要读取逻辑地址450(5)时，存储器管理电路202(或存储器控制器104)会将属于逻辑地址450(5)、450(6)的数据传送给主机系统1000。在一范例实施例中，将属于逻辑地址450(5),450(6)的数据传送给主机系统1000的步骤也可以由另一个电路(未示出)来执行，本发明并不在此限。[0128]在此范例实施例中，逻辑范围610的大小等于缓冲存储器252的存储器空间的大小。但在另一范例实施例中，逻辑范围610的大小也可以小于缓冲存储器252的存储器空间的大小，本发明并不在此限。并且，当逻辑地址620为逻辑地址450(5)，并且属于逻辑地址450(5)的数据已被传送给主机系统1000以后，存储器管理电路202(或存储器控制器104)也可以从实体擦除单元304(0)?304(R)中预读取属于逻辑范围640(也称第二逻辑范围)的数据至缓冲存储器252。逻辑范围640是接续在逻辑范围610之后，但本发明并不限制逻辑范围640的大小。例如，若存储器管理电路202(或存储器控制器104)—次将属于逻辑地址450(5),450(6)的数据传送给主机系统1000，则逻辑范围640可以包括两个逻辑地址。然而，在另一范例实施例中，存储器管理电路202(或存储器控制器104)也可以在主机系统1000读取至逻辑地址450(F)或其它逻辑地址时，预读取属于逻辑范围640的数据，本发明并不在此限。[0129]在此范例实施例中，逻辑范围610是接续在逻辑地址450(0)?450(4)之后。然而，在其他范例实施例中，逻辑范围610也可以在逻辑地址450(0)?450(4)之前。举例来说，主机系统1000是从大到小地读取连续的逻辑地址，因此在执行完多个逻辑地址为连续的读取指令以后，存储器管理电路202(或存储器控制器104)所预读取的逻辑范围610会在这些连续逻辑地址之前。并且，逻辑范围640会在逻辑范围610之前。[0130]图6B是根据一范例实施例示出判断预读取数据以后的系统流程图。[0131]请参照图6B，在步骤S602中，存储器管理电路202(或存储器控制器104)会预读取属于逻辑范围610的数据至缓冲存储器252。[0132]在步骤S604中，存储器管理电路202(或存储器控制器104)会接收一个读取指令，并且此读取指令指示读取逻辑地址620。[0133]在步骤S606中，存储器管理电路202(或存储器控制器104)会判断此逻辑地址620是否在预定范围630内。[0134]若步骤S606的结果为否，在步骤S608中，存储器管理电路202(或存储器控制器104)清除缓冲存储器252中属于逻辑范围610的数据。[0135]若步骤S606的结果为是，在步骤S610中，存储器管理电路202(或存储器控制器104)判断逻辑地址620是否为逻辑范围610的起始逻辑地址450(5)。[0136]若步骤S610的结果为否，在步骤S612中，存储器管理电路202(或存储器控制器104)会等待一段时间，若超过此时间则清除缓冲存储器252中属于逻辑范围610的数据。[0137]若步骤S610的结果为是，在步骤S614中，存储器管理电路202(或存储器控制器104)会将属于逻辑地址620的数据传送给主机系统1000。[0138][第二范例实施例][0139]第二范例实施例与第一范例实施例类似，在此仅描述不同之处。请参照图6A，在第一范例实施例中，存储器管理电路202(或存储器控制器104)是在逻辑地址620为逻辑地址450(5)时传送数据给主机系统。但在第二范例实施例中，存储器管理电路202(或存储器控制器104)可以在逻辑地址620为逻辑范围610中的任何一个逻辑地址时便传送数据给主机系统1000。[0140]具体来说，在预读取属于逻辑范围610的数据以及接收到读取逻辑地址620的读取指令以后，存储器管理电路202(或存储器控制器104)会判断逻辑地址620是否在预定范围630之内。若逻辑地址620不在预定范围630之内，存储器管理电路202(或存储器控制器104)会清除缓冲存储器252中属于逻辑范围610的数据。若逻辑地址620是在逻辑范围630之内，存储器管理电路202(或存储器控制器104)会再判断逻辑地址620是否在逻辑范围610内。若逻辑地址620是在逻辑范围610内，则存储器管理电路202(或存储器控制器104)会将属于逻辑地址620的数据传送给主机系统1000。若逻辑地址620在预定范围630之内但不在逻辑范围610之内，则存储器管理电路202(或存储器控制器104)会维持属于逻辑范围610的数据在缓冲存储器252中并且启动计时器。若此计时器所记录的数值大于临界值，存储器管理电路202(或存储器控制器104)会清除缓冲存储器252中属于逻辑范围610的数据。[0141]图7是根据一范例实施例示出数据读取方法的流程图。值得注意的是，图7所示的流程图可以搭配第一范例实施例或第二范例实施例一起实施，或是单独实施，本发明并不在此限。[0142]请参照图7，在步骤S702中，存储器管理电路202(或存储器控制器104)会配置多个逻辑地址以映射至部分的实体擦除单元。[0143]在步骤S704中，存储器管理电路202(或存储器控制器104)会接收来自主机系统的多个读取指令并且执行这些读取指令。其中这些读取指令指示读取多个第一逻辑地址。[0144]在步骤S706中，存储器管理电路202(或存储器控制器104)会判断第一逻辑地址是否为连续。若步骤S706的结果为否，存储器管理电路202(或存储器控制器104)会回到步骤S704，接收下一个读取指令并且判断已经执行完毕的η个读取指令所要读取的逻辑地址是否为连续。若步骤S706的结果为是，存储器管理电路202(或存储器控制器104)会进行步骤S708。[0145]在步骤S708中，存储器管理电路202(或存储器控制器104)会从实体擦除单元中预读取属于一个逻辑范围的数据至一个缓冲存储器中。此缓冲存储器可以配置在存储器控制器104之内或之外。[0146]图7中各步骤已详细说明如上，在此便不再赘述。另一方面，图7中各步骤可被实作为多个程序码或是电路，本发明并不限制用软件或硬件的方式来实作图7所示的数据读取方法。[0147]综上所述，本发明实施例提出的数据读取方法、存储器控制器与存储器存储装置可以判断主机系统是否进行读取连续的逻辑地址，由此判断是否要预读取数据。并且，会根据主机系统下一个要读取的逻辑地址(或者是在指令阵列中一个读取指令所要读取的逻辑地址)是否在一个预定范围内，由此判断是否要将被预读的数据维持在缓冲存储器中。如此一来,可以增加读取数据的速度。[0148]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。【权利要求】1.一种数据读取方法，用于一可擦写式非易失性存储器模块，其特征在于，该可擦写式非易失性存储器模块包括多个实体擦除单元，该数据读取方法包括:配置多个逻辑地址以映射至部分的该些实体擦除单元；接收来自一主机系统的多个第一读取指令，其中该些第一读取指令指示读取该些逻辑地址中的多个第一逻辑地址；执行该些第一读取指令，并且判断该些第一逻辑地址是否为连续；以及若该些第一逻辑地址为连续，从该些实体擦除单元中预读取属于该些逻辑地址中一第一逻辑范围的数据至一缓冲存储器。2.根据权利要求1所述的数据读取方法，其特征在于，还包括:接收来自于该主机系统的一第二读取指令，其中该第二读取指令指示读取该些逻辑地址中的一第二逻辑地址；判断该第二逻辑地址是否在该些逻辑地址中的一预定范围内，其中该预定范围包括该第一逻辑范围；若该第二逻辑地址在该预定范围内，判断该第二逻辑地址是否为该第一逻辑范围的一起始逻辑地址；以及若该第二逻辑地址为该起始逻辑地址，则传送属于该第二逻辑地址的数据给该主机系统。3.根据权利要求2所述的数据读取方法，其特征在于，还包括:若该第二逻辑地址为该起始逻辑地址，从该些实体擦除单元中预读取属于该些逻辑地址中一第二逻辑范围的数据至该缓冲存储器中，其中该第二逻辑范围是接续在该第一逻辑范围之后。4.根据权利要求2所述的数据读取方法，其特征在于，还包括:若该第二逻辑地址不为该起始逻辑地址，维持属于该第一逻辑范围的数据在该缓冲存储器中并且启动一计时器；以及若该计时器所记录的一数值大于一临界值，清除该缓冲存储器中属于该第一逻辑范围的数据。5.根据权利要求4所述的数据读取方法，其特征在于，该临界值正比于该可擦写式非易失性存储器模块的一读取时间。6.根据权利要求4所述的数据读取方法，其特征在于，还包括:接收来自于该主机系统的一第三读取指令，其中该第三读取指令指示读取该些逻辑地址中的一第三逻辑地址；以及若该第三逻辑地址为该起始逻辑地址，重置该计时器并且传送属于该第三逻辑地址的数据至该主机系统。7.根据权利要求2所述的数据读取方法，其特征在于，还包括:若该第二逻辑地址不在该预定范围内，清除该缓冲存储器中属于该第一逻辑范围的数据。8.根据权利要求1所述的数据读取方法，其特征在于，还包括:接收来自于该主机系统的一第二读取指令，其中该第二读取指令指示读取该些逻辑地址中的一第二逻辑地址；判断该第二逻辑地址是否在该些逻辑地址中的一预定范围内，其中该预定范围包括该第一逻辑范围；若该第二逻辑地址在该预定范围内，判断该第二逻辑地址是否在该第一逻辑范围内；以及若该第二逻辑地址在该第一逻辑范围内，传送属于该第二逻辑地址的数据给该主机系统。9.根据权利要求8所述的数据读取方法，其特征在于，还包括:若该第二逻辑地址不在该第一逻辑范围内，维持属于该第一逻辑范围的数据在该缓冲存储器中并且启动一计时器；以及若该计时器所记录的一数值大于一临界值，清除该缓冲存储器中属于该第一逻辑范围的数据。10.根据权利要求1所述的数据读取方法，其特征在于，该第一逻辑范围的大小等于该缓冲存储器的一存储器空间的大小。11.一种存储器存储装置，其特征在于，包括:一连接器，用以电性连接至一主机系统；一可擦写式非易失性存储器模块，包括多个实体擦除单元；以及一存储器控制器，电性连接至该连接器与该可擦写式非易失性存储器模块，用以配置多个逻辑地址以映射至部分的该些实体擦除单元，并且接收来自该主机系统的多个第一读取指令，其中该些第一读取指令指示读取该些逻辑地址中的多个第一逻辑地址，其中，该存储器控制器用以执行该些第一读取指令，并且判断该些第一逻辑地址是否为连续，若该些第一逻辑地址为连续，该存储器控制器用以从该些实体擦除单元中预读取属于该些逻辑地址中一第一逻辑范围的数据至一缓冲存储器。12.根据权利要求11所述的存储器存储装置，其特征在于，该存储器控制器还用以接收来自于该主机系统的一第二读取指令，其中该第二读取指令指示读取该些逻辑地址中的一第二逻辑地址，该存储器控制器还用以判断该第二逻辑地址是否在该些逻辑地址中的一预定范围内，其中该预定范围包括该第一逻辑范围，若该第二逻辑地址在该预定范围内，该存储器控制器还用以判断该第二逻辑地址是否为该第一逻辑范围的一起始逻辑地址，若该第二逻辑地址为该起始逻辑地址，该存储器控制器还用以传送属于该第二逻辑地址的数据给该主机系统。13.根据权利要求12所述的存储器存储装置，其特征在于，若该第二逻辑地址不为该起始逻辑地址，该存储器控制器还用以维持属于该第一逻辑范围的数据在该缓冲存储器中并且启动一计时器，若该计时器所记录的一数值大于一临界值，该存储器控制器还用以清除该缓冲存储器中属于该第一逻辑范围的数据。14.根据权利要求13所述的存储器存储装置，其特征在于，该存储器控制器还用以接收来自于该主机系统的一第三读取指令，其中该第三读取指令指示读取该些逻辑地址中的一第三逻辑地址，若该第三逻辑地址为该起始逻辑地址，该存储器控制器还用以重置该计时器并且传送属于该第三逻辑地址的数据至该主机系统。15.根据权利要求11所述的存储器存储装置，其特征在于，该存储器控制器还用以接收来自于该主机系统的一第二读取指令，其中该第二读取指令指示读取该些逻辑地址中的一第二逻辑地址，该存储器控制器还用以判断该第二逻辑地址是否在该些逻辑地址中的一预定范围内，其中该预定范围包括该第一逻辑范围，若该第二逻辑地址在该预定范围内，该存储器控制器还用以判断该第二逻辑地址是否在该第一逻辑范围内，若该第二逻辑地址在该第一逻辑范围内，该存储器控制器还用以传送属于该第二逻辑地址的数据给该主机系统。16.根据权利要求15所述的存储器存储装置，其特征在于，若该第二逻辑地址不在该第一逻辑范围内，该存储器控制器还用以维持属于该第一逻辑范围的数据在该缓冲存储器中并且启动一计时器，若该计时器所记录的一数值大于一临界值，该存储器控制器还用以清除该缓冲存储器中属于该第一逻辑范围的数据。17.一种存储器控制器，其特征在于，用于控制一可擦写式非易失性存储器模块，该存储器控制器包括:一主机接口，用以电性连接至一主机系统；一存储器接口，用以电性连接至该可擦写式非易失性存储器模块，其中该可擦写式非易失性存储器模块包括多个实体擦除单元；以及一存储器管理电路，电性连接至该主机接口与该存储器接口，用以配置多个逻辑地址以映射至部分的该些实体擦除单元，并且接收来自该主机系统的多个第一读取指令，其中该些第一读取指令指示读取该些逻辑地址中的多个第一逻辑地址，其中，该存储器管理电路用以执行该些第一读取指令，并且判断该些第一逻辑地址是否为连续，若该些第一逻辑地址为连续，该存储器管理电路用以从该些实体擦除单元中预读取属于该些逻辑地址中一第一逻辑范围的数据至一缓冲存储器。18.根据权利要求17所述的存储器控制器，其特征在于，该存储器管理电路还用以接收来自于该主机系统的一第二读取指令，其中该第二读取指令指示读取该些逻辑地址中的一第二逻辑地址，该存储器管理电路还用以判断该第二逻辑地址是否在该些逻辑地址中的一预定范围内，其中该预定范围包括该第一逻辑范围，若该第二逻辑地址在该预定范围内，该存储器管理电路还用以判断该第二逻辑地址是否为该第一逻辑范围的一起始逻辑地址，若该第二逻辑地址为该起始逻辑地址，该存储器管理电路还用以传送属于该第二逻辑地址的数据给该主机系统。19.根据权利要求18所述的存储器控制器，其特征在于，若该第二逻辑地址为该起始逻辑地址，该存储器管理电路还用以从该些实体擦除单元中预读取属于该些逻辑地址中一第二逻辑范围的数据至该缓冲存储器中，其中该第二逻辑范围是接续在该第一逻辑范围之后。20.根据权利要求18所述的存储器控制器，其特征在于，若该第二逻辑地址不为该起始逻辑地址，该存储器管理电路还用以维持属于该第一逻辑范围的数据在该缓冲存储器中并且启动一计时器，若该计时器所记录的一数值大于一临界值，该存储器管理电路还用以清除该缓冲存储器中属于该第一逻辑范围的数据。21.根据权利要求20所述的存储器控制器，其特征在于，其中该临界值正比于该可擦写式非易失性存储器模块的一读取时间。22.根据权利要求20所述的存储器控制器，其特征在于，该存储器管理电路还用以接收来自于该主机系统的一第三读取指令，其中该第三读取指令指示读取该些逻辑地址中的一第三逻辑地址，若该第三逻辑地址为该起始逻辑地址，该存储器管理电路还用以重置该计时器并且传送属于该第三逻辑地址的数据至该主机系统。23.根据权利要求18所述的存储器控制器，其特征在于，若该第二逻辑地址不在该预定范围内，该存储器管理电路还用以清除该缓冲存储器中属于该第一逻辑范围的数据。24.根据权利要求17所述的存储器控制器，其特征在于，该存储器管理电路还用以接收来自于该主机系统的一第二读取指令，其中该第二读取指令指示读取该些逻辑地址中的一第二逻辑地址，该存储器管理电路还用以判断该第二逻辑地址是否在该些逻辑地址中的一预定范围内，其中该预定范围包括该第一逻辑范围，若该第二逻辑地址在该预定范围内，该存储器管理电路还用以判断该第二逻辑地址是否在该第一逻辑范围内，若该第二逻辑地址在该第一逻辑范围内，该存储器管理电路还用以传送属于该第二逻辑地址的数据给该主机系统。25.根据权利要求24所述的存储器控制器，其特征在于，若该第二逻辑地址不在该第一逻辑范围内，该存储器管理电路还用以维持属于该第一逻辑范围的数据在该缓冲存储器中并且启动一计时器，若该计时器所记录的一数值大于一临界值，该存储器管理电路还用以清除该缓冲存储器中属于该第一逻辑范围的数据。26.根据权利要求25所述的存储器控制器，其特征在于，该第一逻辑范围的大小等于该缓冲存储器的一存储器空间的大小。【文档编号】G06F12/02GK103914391SQ201310005604【公开日】2014年7月9日申请日期:2013年1月7日优先权日:2013年1月7日【发明者】刘绍先申请人:群联电子股份有限公司