一种基于时间‑数字转换器电路的多芯片同步结构的制作方法

本发明涉及一种基于时间-数字转换器电路的多芯片同步结构。它直接应用于高速adc/dac和高速dds中的多芯片同步功能实现。

背景技术：

高速dds、dac芯片中需使用多组不同频率的时钟信号，一般由最高频率时钟的2ⁿ分频产生。如图1所示，以四分频为例，在多组芯片同时使用时，芯片内部的分频器的初始状态不同会导致多组芯片内部的时钟时序不同，使多组芯片无法同步工作。

常规的多芯片同步方法的连接框图如图2所示。以四分频为例，时序如图3所示，由主同步芯片(或者系统用户)发送一个同步指示信号(一般为最大分频时钟)，多个芯片(包括主同步芯片)同时接收这一信号，产生内部同步复位信号，用来对内部分频器进行周期性复位，保证复位后的多个芯片内部时钟时序同步。

常规的多芯片同步方法有效的前提是输入到每一个芯片上的同步指示信号的时序必须是严格对齐的，在电路板上往往采用图2所示的树形结构的布线来保证同步指示信号的传输路径长度一致。但是在芯片的数量巨大、工作频率很高的情况下，采用这种连接方式对同步指示信号源的驱动能力要求很高，而且pcb板布线也很难保证同步指示信号到每一个芯片的传输路径长度一致。因此每一个芯片接收端接收到的同步指示信号时序会有较大偏差，而且因为同步指示信号源带的负载太多，每个芯片接收端接收到同步指示信号的波形质量较差，导致常规多芯片同步方法出错的概率增加。

技术实现要素：

鉴于此，本发明提供一种基于时间-数字转换器电路的多芯片同步结构，该结构能够在在芯片数量巨大的情况下实现多芯片同步。

为达到上述目的，本发明提供如下技术方案：一种基于时间-数字转换器电路的多芯片同步结构，包括n个相同的内置了时间-数字转换器和时序调节模块的电路芯片，每一个芯片包含：

同步指示信号接收端，用于接收芯片外部输入的同步指示信号；

同步指示信号输出端，用于输出同步指示信号，该同步指示信号经过芯片内部的触发器用最高频率时钟信号进行了时序重采样，与最高频率时钟时序对齐；

同步指示信号的频率是最高频率时钟的分频；

时间-数字转换器，用于将输入信号in1和输入信号in2的时序延时量化成数字量，输入信号in1为该芯片外部输入的同步指示信号，输入信号in2为经过该芯片内部触发器进行时序重采样后的同步指示信号；

时序调节模块，用于根据输入的数字量对同步指示信号输出延时进行调节。

由于采用了以上技术方案，本发明具有以下有益技术效果：

本发明采用了菊花链结构，减轻了同步指示信号源的负载。采用了每个芯片内置时间-数字转换器电路消除了相邻两个芯片之间的同步指示信号传输延时。避免了在芯片数量众多的前提下，要求所有的同步指示信号路径长度一致以及每个芯片接收端接收到同步指示信号的波形质量较差，接收易出错的技术难题，提高了多芯片同步的可靠性。

附图说明

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步的详细描述，其中：

图1是多芯片同步问题原理示意图；

图2是常规多芯片同步方法的树形布线连接示意图；

图3是常规多芯片同步方法时序示意图；

图4是本发明基于时间-数字转换器电路的多芯片同步方法结构示意图；

图5是本发明基于时间-数字转换器电路的多芯片同步方法具体工作原理示意图。

具体实施方式

以下将结合附图，对本发明的优选实施例进行详细的描述；应当理解，优选实施例仅为了说明本发明，而不是为了限制本发明的保护范围。

如图4所示，一种基于时间-数字转换器电路的多芯片同步结构，包括n个相同的内置了时间-数字转换器和时序调节模块的电路芯片。

下面以3块芯片进行说明。

整个系统提供的同步指示参考信号(sync_ref信号)接芯片1的sync_in1端和芯片1的时间-数字转换器in1输入端。芯片1的sync_out1端同时接芯片2的sync_in2端、芯片1的时间-数字转换器in2输入端和芯片2的时间-数字转换器in1输入端。芯片1的时间-数字转换器的两个输入端(in1和in2)分别接sync_ref信号和sync_out1端(两条路径的长度要设计的尽量相等)，时间-数字转换器输出端接时序调节模块的输入端。

芯片2的sync_in2端接芯片1的sync_out1端，芯片2的sync_out2端同时接芯片3的sync_in3端、芯片2的时间-数字转换器in2输入端和芯片3的时间-数字转换器in1输入端。芯片2的时间-数字转换器的两个输入端(in1和in2)分别接芯片1的sync_out1信号和sync_out2端(两条路径的长度要设计的尽量相等)，时间-数字转换器输出端接时序调节模块的输入端。

同步指示信号接收端(sync_in端)，用来接收芯片外部输入的同步指示信号。同步指示信号输出端(sync_out端)，用来输出经过芯片内部触发器(以最高频率时钟作为时钟)进行时序重采样后的同步指示信号。一个时间-数字转换器，可以将两个输入信号(in1和in2)的时序延时量化成数字量。一个时序调节模块，可以根据输入的数字量对同步指示信号输出延时进行调节。芯片采用常规数模混合信号集成电路可以实现。

芯片3～芯片n以此类推，其中最后一个芯片n的sync_outn端只接芯片n的时间-数字转换器输入端。每一个芯片的同步指示信号接收端(sync_in端)接收上一个芯片发出的同步指示信号，接收到的同步指示信号经过内部触发器(以最高频率时钟作为时钟)进行时序重采样后再通过同步指示信号输出端(sync_out端)输出，由于内部触发器进行了时序重采样，因此sync_out端输出的同步指示信号与最高频率时钟的时序完全对齐。sync_out端输出的同步指示信号再输出到下一个芯片的sync_in端。这种菊花链结构的连接能使每一个芯片的sync_out端都与最高频率时钟的时序对齐。

但如图5所示，由于连接线上的传输延时，使得每一个芯片的sync_in端接收到的同步指示信号(②处)与上一个芯片的sync_out端接收到的同步指示信号(①处)存在未知延时，而②处的同步指示信号经过最高频率时钟重采样时序对齐后形成③处的同步指示信号，由于①处与③处的同步指示信号都与最高频率时钟时序对齐，因此①处与③处的延时(△t)为最高时钟周期t的整数倍。

为了消除这一时序上的延时(△t)，每一个芯片内部集成了一个时间-数字转换器，将①处和③处的同步指示信号经相同长度的路径引入到芯片2内置的时间-数字转换器的输入端(④处和⑤处，由于经过通过相同长度④处和⑤处的延时也等于△t)，时间-数字转换器来量化二者之间的延时(△t)，再通过芯片2内部的时序调节模块调节③处的同步指示信号的时序，直到④处和⑤处的时序差异小于时间-数字转换器的最小量化精度(△t趋近于0)，达到精确时序同步(则①处和③处的同步指示信号也实现精确同步)。

由于只需要保证每个芯片时间-数字转换器的输入端的两条信号路径(①处到④处和③处到⑤处这两条信号路径)长度一致，相对于常规多芯片同步方法要求所有的同步指示信号路径长度一致，要求降低很多。

在本发明中，n块芯片的同步指示信号输入、输出端首尾相连的串行菊花链连接方式。采用pcb板布线连接可以实现。芯片内置的时间-数字转换器完成对相邻两个芯片的同步指示信号输出端延时进行量化。采用常规混合信号集成电路可以实现。芯片内置的时序调节模块完成对将相邻两个芯片的同步指示信号输出端延时调节到最小。采用常规数字电路可以实现。

在本发明中，可采用cmos工艺和bicmos工艺制造。

以上所述仅为本发明的优选实施例，并不用于限制本发明，显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。