15]在一些实施例中，多个储存单元中的每一个储存单元包括位线预充电电路，其中所述位线预充电电路配置为在开始访问过程之前对所述储存单元中的位线进行预充电，并且访问过程包括对位线进行放电，并且访问控制电路配置为在已经开始对位线进行放电之后开始访问抑制。还有利的是:访问抑制能够开始于位线的放电开始之后，这是由于尽管由于这种部分位线放电消耗少量动态功率，然而通过能够在已开始放电之后进行阻碍以开始访问抑制，因此防止位线的进一步放电以及与其相关的动态功率，来节省另外的动态功率。
[0016]在一些实施例中，所述访问控制单路配置为接收存储设备的芯片使能信号，所述访问请求包括芯片使能信号的维持，并且所述访问控制电路配置为响应于芯片使能信号的维持而开始访问过程。使用芯片使能信号(具体地，由处理器维持作为访问请求的一部分)可以表示在包括处理器和存储设备(例如，一级缓存)的CPU内的关键路径，并且响应于芯片使能信号的维持而(直接地)开始访问过程防止这种CPU关键路径时序受到影响。
[0017]访问停止信号可以采取多种形式，但是在一些实施例中，在所述存储设备是多路组相关缓存的情况下，所述访问控制电路配置为接收对线路子集加以表示的线路预测信号作为访问停止信号，并且所述访问控制电路配置为开始访问抑制以便抑制由线路预测信号表示的线路子集中的访问过程。所述线路预测信号可以是预期存储所请求的数据项目的线路的正面指示，在这种情况下，抑制在所有其它线路中的访问过程；或备选地，线路预测信号可以包括对已知的没有在其中存储所请求的数据项目的一个或多个线路的指示，在这情况下，暂停在那些被识别线路中的访问过程。
[0018]所述访问停止信号可以直接表示将发生访问抑制的一个或多个储存单元(通过储存单元解选择信号(deselect1n signal)直接表示应发生访问抑制的储存单元，或通过表示应继续访问过程的储存单元(并且通过指示在其余储存单元中应该暂停访问的推论))。因此，在一些实施例中，所述访问控制电路配置为接收对多个储存单元的子集加以表示的储存单元解选择信号作为访问停止信号，并且所述访问控制电路配置为开始访问抑制以便抑制在由该储存单元解选择信号所表示的多个储存单元的子集中的访问过程。
[0019]在一些实施例中，访问请求是读取访问请求，并且访问过程是读取访问过程。
[0020]在一些实施例中，访问请求是写入访问请求，并且访问过程是写入访问过程。
[0021]根据第二方面，提供了一种操作存储设备的方法，包括:
[0022]将数据存储在多个储存单元中；
[0023]接收访问请求；响应于所述访问请求，在多个储存单元中的每一个储存单元中开始访问过程；在已经开始访问过程之后接收访问停止信号；以及响应于所述访问停止信号，抑制在所述多个储存单元中的至少一个中的访问过程。
[0024]根据第三方面，提供了一种存储设备，包括:多个用于存储数据的装置；用于接收访问请求的装置；用于响应于所述访问请求在多个用于存储数据的装置中的每一光装置中开始访问过程的装置；用于在已经开始访问过程之后接收访问停止信号的装置；以及用于响应于所述访问停止信号抑制在多个用于存储数据的装置中的至少一个装置中的访问过程的装置。
【附图说明】
[0025]参考结合附图的以下实施例，示例性地描述了本发明，附图中:
[0026]图1示意性地示出了一个实施例中的包括存储设备的数据处理系统；
[0027]图2示意性地详细示出了一个实施例中的存储设备的配置；
[0028]图3示意性地示出了一个实施例中的提供存储设备的多路组相关缓存的配置；
[0029]图4示出了一个实施例中的存储设备内的示例时序；
[0030]图5A示意性地示出了一个实施例中的存储设备，其中执行用于抑制读取访问过程的访问抑制；
[0031]图5B示意性地示出了一个实施例中的存储设备，其中执行用于抑制写入访问过程的访问抑制；
[0032]图6示出了根据一个实施例的方法，相对于接收到的读取访问请求采取的一系列步骤；以及
[0033]图7示出了根据一个实施例的方法，相对于接收到的写入访问请求采取的一系列步骤。
【具体实施方式】
[0034]图1示意性地示出了一个实施例中的数据处理设备0。所述数据处理设备0包括中央处理单元(CPU) 12，所述中央处理单元本身包括处理器核14、一级(L1)缓存16、二级(L2)缓存18和外部存储器20。数据项目存储在外部存储器20中，处理器核访问该外部存储器20作为数据处理操作的一部分。为了减小对存储器20的访问延迟，提供L1缓存16和L2缓存18以便存储由处理器核14访问的数据项目的拷贝。L1缓存16的访问延迟明显短于L2缓存18的访问延迟，但是L2缓存18的存储容量较大，以本领域技术人员熟知的方式。
[0035]当处理器核14需要访问数据项目时，无论这种访问是读取访问还是写入访问，处理器核发出首先由L1缓存16接收的仿问请求(读取访问请求或写入访问请求)。如果在L1缓存16中不存在所请求的数据项目，则将访问请求转发到L2缓存18，并且如果L2缓存18没有存储该数据项目，则将访问请求转发到外部存储器20。此外，本领域技术人员之一将熟悉这种对存储器层次的使用。当数据项目存储在L1缓存16中时，在访问控制电路22的控制下访问数据项目。在该实施例中，L1缓存16是包括四路24、26、28、30的组相关缓存。为了保持L1缓存16的总访问时间较短，访问控制电路22配置为响应于接收访问请求，直接开始对线路24、26、28、30的访问(无论是读取访问还是写入访问)。然而，L1缓存16还配置为在已发送访问请求即“后期停止信号”之后，从核14接收附加信号，响应于所述“后期停止信号”，访问控制电路22配置为抑制在线路24、26、28、30之一中已开始的访问过程。以下参考附图进行详述。
[0036]处理器核14配置为根据由线路预测32产生的线路预测，产生后期停止信号。应注意，在该实施例中，线路预测32表示由核14(而不是核14内的特定物理子组件)执行的功能，尽管同样考虑了这种配置。由线路预测32产生的并且确定后期停止信号的线路预测可以是对预期存储所请求的数据项目的线路的明确表示，在这种情况下访问控制电路22配置为引起已经在所有其它线路中开始的访问过程抑制，或线路预测可以是对其中预测没有存储所请求的数据项目的至少一个线路的指示，在这种情况下访问控制电路22配置为抑制已经在这些线路中开始的访问过程。还应注意，尽管线路预测32在原理上可以在足够的可用时间内精确地预测L1缓冲器16中的哪个线路存储所请求的数据项目，以便将L1缓存16的总访问时间保持在上述较低等级，处理器核15可以配置为在路线预测32完成它的预测处理之前产生后期停止信号，使得可以足够早地触发L1缓存16中的访问抑制，以便获得减小动态功率的优点，然而这可能涉及仅在有限个数的路线中执行访问抑制(即，在小于N-1的路线中，其中N是L1缓存16内的路线的总数)。例如，这样可以适用于由处理器核14执行复杂指令的上下文中，其中需要执行存储器访问，但是指令的复杂度(例如，需要多个信息衍生项目)使得路线预测执行的时间相当的长。
[0037]图2示意性地详细示出了一个实施例中的存储设备40的配置，存储设备40可以例如与图1所示的L1缓存16相对应。存储器设备40包括访问控制电路42和若干储存单元，其中图2仅示出了一个储存单元44。储存单元44包括多个比特单元，每个比特单元配置为存储单个比特值。根据本领域技术人员所熟知的方式，这些比特单元通常布置为较大阵列，为了清楚说明，图2仅示意性地示出了单个比特单元46。使用关联字线48以及关联位线对BL 50和BLB 52，来进行对比特单元46的内容的访问。通过字线驱动电路54来控制字线48，而由位线预充电电路56提供对位线BL 50和BLB 52的预充电。通过读出放大器58执行经由位线BL