50和BLB 52读取比特单元46的内容，其中读出放大器58根据位线对上感测到的相对电压，产生数据值，并将该数据值传递到将该数据提供为输出数据值Q的输出驱动器60。
[0038]访问控制电路42配置为接收访问请求，在所示示例中，所述访问请求为读取访问请求，其中访问请求包括所请求的数据项目的地址以及芯片使能信号CE。访问控制电路42配置为在接收到有效的CE信号时直接开始在储存单元44中的访问过程(以及在设置于存储设备40内的其它储存单元中)。因此，可以维持这种CE信号的通用时序，这样(这种CE信号的产生和维持是针对CPU的关键路径)发起读取访问请求的时序不会受到本技术的影响。访问控制电路42配置为引起位线预充电电路56对位线BL 50和BLB 52进行预充电，并且实际上，这可以发生在接收到访问请求之前，使得与对这些位线进行预充电相关的时间不会导致成为访问延迟的一部分。当访问控制电路42开始访问过程时，访问控制电路42引起字线驱动电路54维持字线48，并且因此字线48的电压开始上升。访问控制电路42还产生内部时钟信号，该内部时钟信号开始在储存单元44中的访问过程。这取决于由访问控制电路42和储存单元44接收到的针对所述存储设备的外部时钟信号CLK，以便控制并协调这些组件的整体时序。
[0039]一旦字线驱动电路44已经将字线44拉升至足够大的电压，由这种维持的字线48在比特单元46以及位线BL 50和BLB 52之间引起的親接引起位线开始放电。一旦这种放电过程有时间迅速进展，那么访问控制电路42配置为维持读出放大器使能信号SAE(在该所示实施例中为高电平有效)，以便通过比较两个位线上的相对电压来引起读出放大器58确定存储在比特单元46中的值。然而，访问控制单路44还配置为从发起访问请求的处理器接收后期停止信号，并响应于该信号产生传递到储存单元44的停止(KILL)信号。这种停止信号KILL向耦接到字线48的门电路68以及耦接到SAE路径的门电路70 二者提供切换信号。当维持停止信号时，字线48和SAE路径二者被快速下拉至VSS (接地)，使得强制二者处于非激活状态。这样抑制在储存单元22中的访问过程。当储存单元44是组相关缓存的线路时(如在图1所示的示例中)，后期停止信号可以例如是线路预测信号。然而，后期停止信号还可以是对存储设备40中的储存单元的子集的直接指示，表示应该抑制已经开始的访问过程的储存单元。
[0040]图3示意性地详细示出了组相关缓存(诸如，在图1所示的实施例中的L1缓存16)的配置。组相关缓存的线路包括标签RAM 80、82、84、86的集合以及数据RAM 88、90、92、94的集合。当在这种组相关L1缓存16中开始访问过程时，由访问控制电路22产生索引，将该索引传递到标签RAM和数据RAM 二者。如果访问控制电路还没有接收到后期停止信号，则从标签RAM 80、82、84、86中的每一个以及从数据RAM 88、90、92、94中的每一个读取对应条目。通过比较器96、98、100、102将访问请求(或其至少一部分)的地址与从标签RAM的每一个中读取的条目进行比较，将与地址(或其至少一部分)相匹配的条目传递到复用器104，提供为它的选择信号。这样，选择从数据RAM以与提供地址匹配的标签RAM相同的方式读取的对应条目，以便将其提供作为输出数据。
[0041 ] 然而，当已经在标签RAM和数据RAM中开始访问过程之后访问控制电路22接收到后期停止信号时，访问控制电路22配置为在解选择的线路中维持停止信号，其中通过对应停止信号ki 110、ki 111、ki 112、ki 113中的至少一个来提供该停止信号。这样，抑制了在解选择线路的各个标签RAM和数据RAM中的防问过程。这样可以实现为如图2所示。
[0042]图4示出了诸如图2所示的实施例中的各种信号的示例时序。响应于芯片使能信号CE的激活(低电平)，在主时钟信号CLK的上升沿之后，针对每个储存单元产生内部时钟信号的上升沿，从而在对应储存单元中开始访问过程。适合的字线WL(依赖于访问请求中表示的地址)开始上升，当它到达足够大的电压时，位线开始放电(图中仅示出了在一个位线BL上的电压)。在访问控制单元22接收到这种后期停止信号之后不久，引起在这种储存单元中维持KILL信号。维持这种KILL信号将字线信号WL和读出放大器使能信号SAE 二者下拉至地电压，因此，抑制在该储存单元中的访问过程的进一步进展。应注意的是，实际上通过维持KILL信号的点，并没有维持读出放大器使能信号SAE，但是附图示出了(通过虚线)如何在维持SAE的情况下根本不会维持KILL信号。这种对字线信号WL的抑制(尤其是对SAW信号的激活的抑制)防止消耗另外的动态功率。还应注意，由于还没有维持SAE信号，不会发生输出驱动器的切换，同时节省了动态功率。
[0043]图5A和5B示出了分别由存储设备接收到读取访问请求和写入访问请求的配置。图5A示例中的储存单元(存储器3-存储器0)110、112、114、116的集合是出于冗余度的原因将数据项目存储在多个储存单元中的不同储存单元，还可以例如是组相关缓存的线路。在图5A所示的实施例中，通过储存单元110、112、114、116的集合的访问控制电路118、120、122、124接收到读取访问请求。因此，应注意在该实施例中，访问控制电路形成每个储存单元的一部分，而不是作为提供对所有储存单元的访问控制的单个组件。在无需维持后期停止信号的情况下，所有储存单元原理上将输出256比特的数据值(假定由于多个冗余度(multiple redundancy)将数据值存储在所有四个储存单元中)，在这种情况下后期停止信号是对应该抑制读取访问过程的特定储存单元加以表示的访问解选择信号。然后输出复用器126根据输出选择信号在这些输出之间进行选择，然后在将这输出值提供作为最终输出数据值之前将该输出数据值锁存(latch)在触发器(flip-flop) 128中。将后期停止信号提供给储存单元中的每个，作为单独的后期停止信号kill3-kill0，并且当维持这些后期停止信号中的至少一个时，抑制在该储存单元中的读取访问过程。相反，在图5B所示的实施例中，当访问请求是写入访问请求时，所述写入访问请求包括要写入的256比特数据值及其对应存储地址。写入访问请求还可以包括应将数据值写入其中的特定储存单元的指示，或可以省略该指示，从而为了全冗余度而指示应将数据值写入所有储存单元中。然后响应于该写入访问请求，开始多个写入访问过程，但是响应于单个后期停止信号kill3-kill0中的至少一个，抑制写入访问请求中的至少一个。附加地，储存单元110、112、114、116集合的访问控制电路118、120、122、124可以配置为如果在已开始的多个写入访问过程的预定阶段之前接收到停止信号kill3-kill0，则仅作用在kill3-kill0上，以便防止正在写入的比特单元的内容处于不确定状态，其中不清楚是否在其比特单元中更新了接收到的数据值的比特。
[0044]图6示出了当存储设备执行读取访问请求时在一个实施例的方法中采用的一系列步骤。在步骤130通过所述核发出读取访问请求，并通过一级缓存接收该读取访问请求。然后，在步骤132，一级缓存在缓存的所有线路中开始读取过程。接下来，在步骤134，确定是否已完成由所述核执行的线路预测并将其发信号到一级缓存，即是否维持后期停止信号。如果不是，则流程进行到步骤134，其中读取L1缓存的所有线路的标签RAM和数据RAM。在下一步骤137，再次执行步骤134的确定(标记为“A”)。实际上，继续执行这种对维持后期停止信号的检查，因此实际上可以在任何给定时刻停止图6所示的不连续步骤136和138，但是为了便于说明，将它们示出为不连续的步骤，在步骤136之前(步骤134)和在步骤138之前(在步骤137)执行检查。如果不维持后期停止信号，则在步骤138，读取的标签RAM条目和读取访问请求地址之间的匹配确定了将从该数据RAM读取的数据项目提供为输出，并且在步骤14