专利名称：通过双向电流写入数据的薄膜磁体存储装置的制作方法
技术领域：
本发明涉及薄膜磁体存储装置，更具体地是涉及配有具有磁隧道结(MTJMagnetic Tunnel Junction)的存储单元的薄膜磁体存储装置。
背景技术：
作为一种可在低电耗下进行非易失性数据存储的存储装置，MRAM(Magnetic Random Access Memory)装置正在引起人们的关注。MRAM装置是一种可采用在半导体集成电路中形成的数个薄膜磁体进行非易失性数据记录，对各薄膜磁体实施随机存取的存储装置。
尤其是近年来随着将采用磁隧道结(MTJMagnetic TunnelJunction)的薄膜磁体用作存储单元，MRAM装置的性能得到了显著的提高，这方面已有文献发表。对于配有具有磁隧道结的存储单元的MRAM装置的报告参见下列技术文献。
Roy Scheuerline et.al著“10ns Read and Write Non-VolatileMemory Array Using a Magnetic Tunnel Junction and FET Switchin each Cell在各存储单元采用磁隧道结及FET开关的10纳秒非易失性读写存储器阵列”，2000 IEEE ISSCC Digest of TechnicalPapers，TA7.2，P.128-129。
M.Durlam et.al著“Nonvolatile RAM based on Magnetic TunnelJunction Elements基于磁隧道结元件的非易失性RAM”，2000 IEEEISSCC Digest of Technical Papers，TA7.3，P.130-131。
Peter K.Naji et.al著“A 256kb 3.0V 1T1MTJ NonvolatileMagnetoresistive RAM一种256kb 3.0V 1T1MTJ非易失磁阻性RAM”，2001 IEEE ISSCC Digest of Technical Papers，TA7.6，P.122-123。
图21是表示配有磁隧道结的存储单元(以下也简称为「MTJ存储单元」)构成的概略图。
参见图21，MTJ存储单元配有其电阻值随存储数据电平改变的隧道磁阻件TMR和用于形成在数据读出时流经隧道磁阻件TMR的数据读出电流Is的经路的存取元件ATR。由于有代表性的存取元件ATR由场效应晶体管形成，因而在下文中把存取元件ATR也称为存取晶体管ATR。存取晶体管ATR被耦合在隧道磁阻件TMR与固定电压(接地电压GND)之间。
对MTJ存储单元，配置用于指示数据写入的写字线WWL、用于实施数据读出的读字线RWL、作为在数据读出及数据写入中，传输与存储数据的数据电平对应的电信号的数据线的位线BL。
图22是说明从MTJ存储单元读出数据运作的概念图。
参见图22，隧道磁阻件TMR配有具有被固定的一定磁化方向的强磁体层(以下也简称为「固定磁化层」)FL、按照与来自外部的外加磁场对应的方向被磁化的强磁体层(以下简称为「自由磁化层」)VL。在固定磁化层FL与自由磁化层VL之间设置由绝缘膜形成的隧道屏障(隧道膜)TB。自由磁化层VL根据被写入的存储数据电平，在与固定磁化层FL相同方向上或与固定磁化层FL相反的方向上被磁化。通过固定磁化层FL、隧道屏障TB及自由磁化层VL形成磁隧道结。
在数据读出时，根据读字线RWL的活化，存取晶体管ATR通路。这样，可在位线BL～隧道磁阻件TMR～存取晶体管ATR～接地电压GND的电流经路内流通数据读出电流Is。
隧道磁阻件TMR的电阻根据固定磁化层FL与自由磁化层VL各自的磁化方向的相对关系变化。具体地说，固定磁化层FL的磁化方向与自由磁化层VL的磁化方向相同(平行)的场合与二者的磁化方向相反(逆平行)的场合相比，隧道磁阻件TMR变小。
因此，如果在与存储数据对应的方向上对自由磁化层VL进行磁化，由数据读出电流Is在隧道磁阻件TMR内产生的电压变化将随存储数据的电平而异。因此，如果比如把位线BL预充电至一定的电压，然后在隧道磁阻件TMR内流通数据读出电流Is，则通过检测位线BL的电压，可以读出MTJ存储单元的存储数据。
图23是说明针对MTJ存储单元的数据写入运作的概念图。
参照图23，在数据写入时，读字线RWL被非活化，存取晶体管ATR断路。在该状态下，用于在与写入数据对应的方向上对自由磁化层VL磁化的数据写入电流分别在写字线WWL及位线BL内流动。自由磁化层VL的磁化方向由分别在写字线WWL及位线BL内流动的数据写入电流决定。
图24是说明针对MTJ存储单元的数据写入时数据写入电流与隧道磁阻件的磁化方向之间关系的概念图。
参照图24，横轴H(EA)表示在隧道磁阻件TMR内的自由磁化层VL中易磁化轴(EAEasy Axis)方向上施加的磁场。另一方面，纵轴H(HA)表示在自由磁化层VL中作用在难磁化轴(HAHard Axis)方向上的磁场。磁场H(EA)与H(HA)与由分别流经位线BL与写字线WWL的电流所生成的2个磁场中的每一方分别对应。
在MTJ存储单元内，固定磁化层FL的被固定的磁化方向沿着自由磁化层VL的易磁化轴方向，自由磁化层VL根据存储数据的电平(“1”及“0”)，沿易磁化轴方向，在与固定磁化层FL平行(相同)或逆平行(相反)的方向上被磁化。以下，在本说明书中，对分别与自由磁化层VL的2种磁化方向对应的隧道磁阻件TMR的电阻分别以R1及R0(但R1＞R0)表示。MTJ存储单元可与上述自由磁化层VL的2种磁化方向相对应，存储1位数据(“1”及“0”)。
自由磁化层VL的磁化方向只有在外加磁场H(EA)与H(HA)之和达到图中所示的星型特性线外侧区域的场合下才可重新改写。即在所施加的数据写入磁场的强度相当于星型特性线内侧区域的场合下，自由磁化层VL的磁化方向不变。
如星形特性线所示，通过对自由磁化层VL施加难磁化轴方向上的磁场，为改变沿易磁化轴的磁化方向所必需的磁化阈值可以下降。
在按图24示例所示设计数据写入时的运作点的场合下，在作为数据写入对象的MTJ存储单元内，易磁化轴方向上的数据写入磁场被按其强度达到HWR设计。即按照能获得该数据写入磁场HWR的方式设计流经位线BL或写字线WWL的数据写入电流值。一般情况下，数据写入磁场HWR以切换磁化方向所必需的转换磁场HSW与裕度ΔH之和表示。即以HWR＝HSW+ΔH表示。
此外为改写MTJ存储单元的存储数据，即隧道磁阻件TMR的磁化方向，有必要在写字线WWL和位线BL二者内流通规定电平以上的数据写入电流。这样，隧道磁阻件TMR中的自由磁化层VL按照沿易磁化轴(EA)的数据写入磁场的方向在与固定磁化层FL平行或相反(逆平行)的方向上被磁化。曾被写入隧道磁阻件TMR内的磁化方向即MTJ存储单元内的存储数据在重新实施数据写入之前被以非易失形式保存。
由于上述的隧道磁阻件TMR的电阻根据可按照所施加的数据写入磁场改写的磁化方向改变，因而可以通过使隧道磁阻件TMR中的自由磁化层VL的2个磁化方向与存储数据的电平(“1”及“0”)分别对应，实施非易失性数据存储。
这样，在MRAM装置中写入数据时，有必要使在数据写入对象中被选择的MTJ存储单元中的隧道磁阻件TMR的磁化方向反转。因此有必要根据写入数据的电平对流经写字线WWL与位线BL的数据写入电流的方向进行控制。因此将产生提供数据写入电流的电路系统的构成趋于复杂，MRAM装置的芯片尺寸加大的问题点。
发明内容
本发明的目的是提供一种可以以简单的电路构成提供与写入数据电平对应的数据写入电流的薄膜磁体存储装置的构成。
本发明的薄膜磁体存储装置，具备多个存储单元，其被按行列状配置，各自存储响应第1及第2数据写入磁场的施加而被写入的数据；多个写字线，其与多个存储单元行分别对应设置，用于在选择行中，使产生第1数据写入磁场的第1数据写入电流沿规定方向流通；多个位线，其与多个存储单元列分别对应设置，用于在选择列中，使产生第2数据写入磁场的第2数据写入电流沿与写入数据对应的方向流通；多个电流回路配线，其沿与多个位线相同方向设置，其中各位线与多个电流回路配线中的1条对应，第2数据写入电流在一端侧之间被电耦合的选择列位线及对应的电流回路配线中流通。
因此本发明的主要优点是在薄膜磁体存储装置中，可根据一端之间被电耦合的选择列位线及对应的电流回路配线的各个另端侧的电压设定，对在选择列位线中流通的电流方向进行控制。其结果，可以简化用于根据写入数据电平控制数据写入电流方向的电路构成。
本发明的其它构成下的薄膜磁体存储装置，具备多个存储单元，其被按行列状配置，各自存储响应第1及第2数据写入磁场的施加而被写入的数据；多个写字线，其与多个存储单元行分别对应设置，用于在选择行中，使产生第1数据写入磁场的第1数据写入电流沿规定方向流通；多个位线，其与多个存储单元列分别对应设置，用于在选择列中，使产生第2数据写入磁场的第2数据写入电流沿与写入数据对应的方向流通；多个第1列选择线，其各个按照形成1个列块的与各个不同的列地址对应的K个(K2以上的整数)存储单元列的每一列设置；K条第2列选择线，其用于在各列块中选择对应的K个存储单元列中的一个；列解码器，其用于根据列选择结果，使多个第1列选择线中的1条及K条第2列选择线中的1条有选择地活化；数据写入电路，其用于根据多个第1列选择线及K条第2列选择线，把选择列的位线的一端侧及另端侧的每一个设定到第1及第2电压的写入数据对应的每一方。
这种薄膜磁体存储装置由于通过各自由多个存储单元列构成的列块的选择及各列块内的存储单元列的选择的组合来实施列选择，因而可以减少列选择所必需的信号配线数。
本发明的另一构成下的薄膜磁体存储装置，具备多个存储单元，其被按行列状配置，各自存储响应第1及第2数据写入磁场的施加而被写入的数据；多个写字线，其与多个存储单元行分别对应设置，用于在选择行中，使产生第1数据写入磁场的第1数据写入电流沿规定方向流通；多个第1位线，其与多个存储单元列分别对应设置；数据写入电路，其用于在选择列中，在与对应的第1位线中的选择存储单元对应的部分中，使产生第2数据写入磁场的第2数据写入电流沿与写入数据对应的方向流通，其中数据写入电路包含多个位线驱动部，其在多个存储单元列的各列中，与对应的第1位线上的、相当于一端侧的第1节点、相当于另端侧的第2节点及至少1个中间节点分别对应设置，在选择列中，多个位线驱动部中的位于选择存储单元对应的部分的两端的2个，使第1位线上的对应的节点设定到第1及第2电压的上述写入数据对应的每一方。
这种薄膜磁体存储装置可以只在选择列的位线中与选择存储单元对应的部分区间内使数据写入电流流通。因此可以降低数据写入电流的经路电阻，即使在低电压运作时也能容易地提供必要的数据写入电流，同时可使数据写入动作高速化。此外还可抑制针对选择列的非选择存储单元的数据误写入。
本发明的另一种构成下的薄膜磁体存储装置，具备多个存储单元，其被按行列状配置，各自存储响应第1及第2数据写入磁场的施加而被写入的数据；多个写字线，其与多个存储单元行分别对应设置，用于在选择行中，使产生第1数据写入磁场的第1数据写入电流沿规定方向流通；多个位线，其与多个存储单元列分别对应设置，用于在选择列中，使产生第2数据写入磁场的第2数据写入电流沿与写入数据对应的方向流通；写字线驱动电路，其用于在选择行中，在对应的写字线的至少一部分中，使第1数据写入电流流通，其中写字线驱动电路在选择行中，把对应的写字线上的相当于一端侧的第1节点、相当于另端侧的第2节点及至少1个中间节点中的位于选择存储单元对应的部分的两端的2个节点设定到第1及第2电压的每一方。
本发明的另一种构成下的薄膜磁体存储装置，具备多个存储单元，其被按行列状配置，各自存储响应第1及第2数据写入磁场的施加而被写入的数据；多个写字线，其与多个存储单元行分别对应设置，用于在选择行中，使产生第1数据写入磁场的第1数据写入电流流通；多个位线，其与多个存储单元列分别对应设置，用于在选择列中，使产生第2数据写入磁场的第2数据写入电流沿与写入数据对应的方向流通；写字线驱动电路，其用于在选择行中，在对应的写字线的至少一部分中，使第1数据写入电流流通，其中各写字线在中间节点与第1电压相接，写字线驱动电路包含第1及第2驱动开关，其在多个存储单元行的各行中，与对应的写字线上的相当于一端侧的第1节点及相当于另端侧的第2节点分别对应设置，在选择行中，第1及第2驱动开关中的根据选择存储单元与中间节点的位置关系被选择的一方使对应的节点与第2电压相接。
如此记载的薄膜磁体存储装置可以只在选择行的写字线中与选择存储单元对应的部分区间内使数据写入电流流通。因此可以降低数据写入电流的经路电阻，即使在低电压运作时也能容易地提供必要的数据写入电流，同时可使数据写入动作高速化。此外还可抑制针对非选择存储单元的数据误写入。
本发明的另一种构成下的薄膜磁体存储装置，具备多个存储单元，其被按行列状配置，各自存储响应第1及第2数据写入磁场的施加而被写入的数据；多个写字线，其与多个存储单元行分别对应设置，用于在选择行中，使产生第1数据写入磁场的第1数据写入电流在规定方向上流通；多个第1及第2位线，其与多个存储单元列分别对应设置，用于在选择列中，使产生第2数据写入磁场的第2数据写入电流沿与写入数据对应的方向流通；选择开关，其与多个存储单元列的各列对应设置，用于在选择列中使对应的第1及第2位线的一端侧之间电耦合；数据写入电路，其用于在数据写入时，把与选择列对应的第1及第2位线的另端侧的每一个设定到第1及第2电压的写入数据对应的每一方，其中各第1及第2位线采用分别形成于处于多个存储单元上层侧的不同配线层的第1及第2金属配线来设置，对应于同一存储单元列的第1及第2位线在长度方向的规定区域内按照上下方向互相交叉的原则配置。
这种薄膜磁体存储装置对一端侧之间被电耦合的选择列的第1及第2位线，作为往返电流可使与写入数据对应的方向上的数据写入电流流通。因此可以简化用于根据写入数据电平，控制数据写入电流的方向的电路构成。此外，由于在上下方向邻接的第1及第2位线中分别流通反向的电流，因而分别从选择列的第1及第2位线产生的磁噪声在其它存储单元中作用于互相削弱的方向上。因此可减轻磁噪声的影响，实现基于防止数据误写入的动作稳定化。
本发明的另一种构成下的薄膜磁体存储装置，具备多个存储单元，其被按行列状配置，各自存储响应第1及第2数据写入磁场的施加而被写入的数据；多个写字线，其与多个存储单元行分别对应设置，用于在选择行中，使产生第1数据写入磁场的第1数据写入电流在规定方向上流通；多个第1及第2位线，其与多个存储单元列分别对应设置，用于在选择列中，使产生第2数据写入磁场的第2数据写入电流沿与写入数据对应的方向流通，其中各第1及第2位线采用分别形成于处于多个存储单元上层侧的不同配线层的第1及第2金属配线来设置，对应于同一存储单元列的第1及第2位线在长度方向的规定区域内按照上下方向互相交叉的原则配置，还具备数据写入电路，用于在数据写入时，把与选择列对应的第1及第2位线中与选择存储单元的距离较短的一方的位线的一端侧设定到第1及第2电压中与写入数据对应的一方，同时把一方位线的另端侧设定到第1及第2电压中的另一方。
这种薄膜磁体存储装置可以利用选择列的第1及第2位线中与选择存储单元较接近的一方，使与写入数据电平对应方向上的数据写入电流流通。因此即使在选择列中，在不包含选择存储单元的区域内，在接近于存储单元的配线中不流通数据写入电流。其结果，在选择列中，可抑制针对非选择存储单元的数据误写入的发生。
本发明的另一构成下的薄膜磁体存储装置，具备多个存储单元，其各自在与被施加的数据写入磁场对应的方向上被磁化而存储数据；多个位线，其与多个存储单元的规定区分分别对应设置；数据写入电路，其对多个位线中的至少1条按照与写入数据对应的方向供应产生数据写入磁场的数据写入电流，其中数据写入电路包含多个第1驱动器电路，其与多个位线分别对应设置，各自用于驱动对应的位线一端侧的电压，多个位线被分割为多个组，多个组各自具有X条(X2以上的整数)位线，其各个另端侧通过短路节点被电耦合，数据写入电路还包含多个第2驱动器电路，其与多个组分别对应设置，各自用于驱动对应的短路节点的电压，多个第1驱动器电路中的与选择存储单元对应的至少1个根据写入数据，通过第1及第2电压的一方驱动对应的一端侧，多个第2驱动器电路中的与选择存储单元对应的至少1个根据写入数据，通过第1及第2电压的另一方驱动对应的短路节点。
这种薄膜磁体存储装置由于可以把在位线中与另端侧对应的驱动器电路的配置间距扩大到X倍，因而可减小芯片面积。
本发明的另一构成下的薄膜磁体存储装置，具备多个存储单元，其各自在与被施加的数据写入磁场对应的方向上被磁化而存储数据；多个位线，其与多个存储单元的规定区分分别对应设置；数据写入电路，其对多个位线中的至少1条按照与写入数据对应的方向供应产生数据写入磁场的数据写入电流，其中多个位线被分割成多个组，多个组各自具有中间点之间被电耦合的2条位线，数据写入电路包含多个第1驱动器电路，其与多个位线分别对应设置，各自用于驱动对应的位线的一端侧的电压；多个第2驱动器电路，其与多个位线分别对应设置，各自用于驱动对应的位线的另端侧的电压，在多个组中的包含选择存储单元的至少1个中，对应的2个第1驱动器电路及对应的2个第2驱动器电路的一方根据写入数据，把对应的2条位线的一端侧及另端侧的一方分别向第1及第2电压的每一方驱动。
这种薄膜磁体存储装置可无需在位线的中间点配置驱动器电路，而在选择列的位线中只在与选择存储单元对应的部分区间内使数据写入电流流通。因此可不增大芯片面积，降低数据写入电流的经路电阻，在低电压动作时也能容易地提供必要的数据写入电流，同时可使数据写入动作高速化。此外还可抑制针对选择列的非选择存储单元的数据误写入。
图1是表示本发明实施方式中MRAM装置的总体构成的概略方框图。
图2是说明实施方式1中存储器阵列构成的电路图。
图3是用于说明图2所示的电流回路配线配置的构造图。
图4是表示图2所示的数据写入电路构成的电路图。
图5是说明实施方式1变形例中存储器阵列构成的电路图。
图6是表示实施方式2中存储器阵列构成的电路图。
图7是说明实施方式3中位线配置的概念图。
图8是表示实施方式3变形例中位线配置的概念图。
图9是表示实施方式4中存储器阵列构成的电路图。
图10是表示实施方式4变形例1中存储器阵列构成的电路图。
图11是表示实施方式4变形例2中存储器阵列构成的电路图。
图12是说明向实施方式5中写字线提供数据写入电流的电路图。
图13是表示图12所示的电流供应电路构成的电路图。
图14是表示实施方式5变形例1中存储器阵列构成的电路图。
图15是说明实施方式5变形例2中驱动开关配置的概念图。
图16是表示实施方式6中存储器阵列外围构成的电路图。
图17是表示实施方式6变形例中存储器阵列外围构成的第1电路图。
图18是表示实施方式6变形例中存储器阵列外围构成的第2电路图。
图19是表示实施方式7存储器阵列外围构成的电路图。
图20是表示实施方式7变形例中存储器阵列外围构成的电路图。
图21是表示MTJ存储单元构成的概略图。
图22是说明从MTJ存储单元的数据读出动作的概念图。
图23是说明针对MTJ存储单元的数据写入动作的概念图。
图24是说明针对MTJ存储单元的数据写入时数据写入电流与隧道磁阻元件的磁化方向的关系的概念图。
实施方式以下参照附图对本发明的实施方式作以详细说明。此外图中的同一符号表示同一或相当的部分。
实施方式1参照图1，本发明实施方式中MRAM装置1对来自外部的控制信号CMD及地址信号ADD响应，实施随机存取，并实施写入数据DIN的输入及读出数据DOUT的输出。MRAM装置1中的数据读出动作及数据写入动作在比如与来自外部的时钟信号CLK同步的定时下被实施。或者也可以不从外部接受时钟信号CLK，而在内部确定动作定时。
MRAM装置1配有对控制信号CMD响应，对MRAM装置1的整体运作进行控制的控制电路5、具有被配置成行列状的多个MTJ存储单元的存储器阵列10。有关存储器阵列10的构成在后文中有详细说明，与MTJ存储单元的行(以下也简称为「存储单元行」)分别对应，配置多个写字线WWL和读字线RWL。此外还与MTJ存储单元的列(以下也简称为「存储单元列」)分别对应，配置位线BL。
MRAM装置1还配有行解码器20；列解码器25；字线驱动器30；读出/写入控制电路50，60。
行解码器20根据由地址信号ADD表示的行地址RA，实施在存储器阵列10中的行选择。列解码器25根据由地址信号ADD表示的列地址CA，实施在存储器阵列10中的列选择。字线驱动器30基于行解码器20的行选择结果，在数据读出时有选择地使读字线RWL活化，在数据写入时有选择地使写字线WWL活化。根据行地址RA及列地址CA，被指定为数据读出或数据写入对象的存储单元(以下也简称为「选择存储单元」)被表示出来。
写字线WWL在配有字线驱动器30的并裹夹存储器阵列10的对侧区40内被与接地电压GND耦合。
读出/写入控制电路50，60是为了在数据读出及数据写入时，在与选择存储单元对应的存储单元列(以下也称为「选择列」)的位线BL中使数据写入电流及数据读出电流流通而被配置在与存储器阵列10邻接的区域内的电路组的总称。
图2中代表性地表示存储器阵列的构成及用于实施针对存储器阵列10的数据写入动作的电路构成。
参照图2，在存储器阵列10中，MTJ存储单元MC被按行列状配置。各MTJ存储单元MC包含被串联连接的，作为其电阻随存储数据的电平变化的磁存储部起作用的隧道磁阻元件TMR及作为存取元件起作用的存取晶体管ATR。如上所述，在存取晶体管ATR中，代表性地采用作为在半导体基片上被形成的场效应晶体管的MOS晶体管。
在图2中，代表性地示出了第1～第4存储单元列的部分存储单元MC、与这些存储单元对应的位线BL1～BL4、读字线RWL1、RWL2及写字线WWL1，WWL2。
此外以下，在总体表示各写字线、读字线及位线的场合下，分别用符号WWL、RWL及BL进行标记，在表示特定的写字线、读字线、位线的场合下，在这些符号上添加字符，以WWL1、RWL1、BL1进行标记。此外，信号及信号线的高电压状态(电源电压Vcc)及低电压状态(接地电压GND)也分别称为「H电平」及「L电平」。
在数据写入动作时，字线驱动器30根据行解码器20的行选择结果，使选择行的写字线WWL活化，并与电源电压Vcc连接。如图1中的说明，由于各写字线WWL的一端在区域40内被与接地电压GND耦合，因而在选择行的写字线WWL中，在从字线驱动器30向区域40的规定方向上数据写入电流Ip被流通。
另一方面，由于在非选择行中，写字线WWL被维持在非活化状态(L电平接地电压GND)，因而数据写入电流不流通。此外，各读字线RWL在数据写入时被维持在非活化状态(L电平)。
由数据写入电流Ip产生的磁场在MTJ存储单元内的隧道磁阻元件TMR中在难磁化轴方向上作用。另一方面，在数据写入动作时，由流经选择列的位线BL的数据写入电流产生的磁场在MTJ存储单元内的隧道磁阻元件TMR中在易磁化轴方向上作用。
因此有必要根据写入数据DIN的电平对流经选择列的位线BL的数据写入电流方向进行控制。在下文中，对流经分别写入“1”及“0”数据场合下的选择列的位线的数据写入电流分别以+Iw和-Iw进行标记。此外对数据写入电流+Iw和-Iw在总体上也标记为数据写入电流±Iw。
以下对用于向选择列的位线提供与写入数据DIN的电平对应方向上的数据写入电流±Iw的构成作以说明。
在实施方式1下的构成中，沿着与位线BL相同的方向，多个电流回路配线RL被配置。各电流回路配线RL被按多个存储单元列的每一列设置。
存储器阵列10被分割为各自具有K个(K2以上的整数)存储单元列的多个列块CB。在图2中，表示按邻接的2个存储单元列的各列构成列块CB的示例，即K＝2的示例。在该场合下，各列块CB由各为1个的奇数列和偶数列构成。比如，由第1及第2存储单元列构成列块CB1，由第3及第4存储单元列构成列块CB2。
电流回路配线RL被按各列块CB配置。电流回路配线RL由属于同一列块CB的多个存储单元列共享。比如，与列块CB1对应配置的电流回路配线RL1由与位线BL1及BL2分别对应的第1及第2存储单元列共享。
图3是用于说明电流回路配线RL的配置的构造图。
参照图3，在实施方式1下的构成中，MTJ存储单元被配置在半导体基片上。在半导体主基片SUB上的p型区PAR中形成存取晶体管ATR。存取晶体管ATR具有作为n型区的源/漏极区110，120及栅极130。源/漏极区110被通过在第1金属配线层M1中形成的金属配线与接地电压GND耦合。在写字线WWL中，采用在第2金属配线层M2中形成的金属配线。此外位线BL被设置在处于隧道磁阻元件TMR的上层侧的第3金属配线层M3内。
隧道磁阻元件TMR被配置在设有写字线WWL的第2金属配线层M2与设有位线BL的第3金属配线层M3之间。存取晶体管ATR的源/漏区120通过在导通孔150上形成的金属膜及第1和第2金属配线层M1和M2及屏障金属140，被与隧道磁阻元件TMR电耦合。屏障金属140是为使隧道磁阻元件TMR与金属配线之间电耦合而被设置的缓冲材料。
如上所述，在MTJ存储单元中，读字线RWL相对于写字线WWL独立地配线。此外写字线WWL及位线BL有必要在数据写入时使用于发生大于规定值的磁场的数据写入电流流通。因此位线BL及写字线WWL采用金属配线形成。
另一方面，读字线RWL用于控制存取晶体管ATR的栅极电压而被设置，没有必要主动使电流流通。因此，从提高集成度的观点出发，读字线RWL不重新设立独立的金属配线层，而是在与栅极130的同一配线层内采用多晶硅层及多晶硅化合物构造等被形成。
在图3所示的构造例中，电流回路配线RL采用不同于位线BL的金属配线层M4形成。不过，电流回路配线RL也可以采用处于位线BL下层侧的金属配线层或与位线BL同一的金属配线层M3形成。
再次参照图2，在与存储器阵列10邻接的区域内设有K条数据总线、反相数据总线/WDB及数据写入电路51。在K＝2的场合下，2条数据总线DBo及DBe分别与奇数列及偶数列对应配置。
在数据写入时，利用数据总线DBo与DBe的一方及反相数据总线/WDB，实施数据写入电流±Iw的供应。另一方面，在数据读出时，选择存储单元被与数据总线DBo及DBe的任意一方耦合。
参照图4，数据写入电路51具有数据写入电流供应部52和开关电路53。
数据写入电流供应部52包含用于向节点Nw0提供稳定电流的P沟道MOS晶体管151、用于构成用于控制晶体管151的通过电流的电流镜电路的P沟道MOS晶体管152及电流源153。
数据写入电流供应部52还具有从节点Nw0接收动作电流并动作的反转器154、155及156。反转器154对写入数据DIN的电压电平进行反转，向节点Nw1传送。反转器155对写入数据DIN的电压电平进行反转，向反转器156的输入节点传送。反转器156对反转器155的输出进行反转，向节点Nw2传送。因此节点Nw1及Nw2根据写入数据DIN的电压电平，把电压设定到电源电压Vcc及接地电压GND的每一方。
节点Nw1被与反相数据总线/WDB连接。开关电路53根据表示奇数列及偶数列的任意一个是否被选择的选择信号CSOE，使被设定到与写入数据DIN同一电平的电压的节点Nw2与数据总线DBe及DBo的任意一方有选择地耦合。
因此，在数据写入时，数据写入电路51把与数据总线DBe及DBo的列选择结果对应的一方设定到与写入数据DIN相同的电平电压，同时把反相数据总线/WDB设定到与写入数据DIN的反转电平对应的电压。另一方面，在数据读出时，数据写入电路51使各节点Nw1及Nw2处于浮动状态。
接下来，对存储器阵列10中的列选择作以说明。
再次参照图2，在各列块CB中，列选择线CSL及写字列选择线WCSL被设置。各列选择线CSL在数据读出时及数据写入时，在对应的列块CB内的存储单元列被选择的场合下被活化至H电平。另一方面，各写字列选择线WCSL在数据写入时，在对应的列块CB内的存储单元列被选择的场合下被活化至H电平。
此外在各列块CB中，用于选择K个存储单元列中的一个的K条写字列分选择线被配置。在K＝2的场合下，与奇数列及偶数列分别对应的写字列分选择线WCSLo及WCSLe被配置。写字列分选择线WCSLo在奇数列成为数据写入对象的的场合下被活化至H电平，写字列分选择线WCSLe在偶数列成为数据写入对象的的场合下被活化至H电平。
各列选择线CSL、各写字列选择线WCSL及写字列分选择线WCSL0，WCSLe的活化性及非活化性由列解码器25根据列选择结果控制。
接下来，对用于位线BL与数据总线及反相数据总线之间的连接控制的构成作以说明。
列选择门电路CSG被与存储单元列分别对应设置。列选择门电路CSG在奇数列中，在对应的位线BL与数据总线DBo之间被电耦合，在偶数列中，在对应的位线BL与数据总线DBe之间被电耦合。各列选择门电路CSG对所对应的列选择线CSL的活化响应后通路。
比如在列块CB1中，列选择门电路CSG1被设置在位线BL1与数据总线DBo之间，列选择门电路CSG2被设置在位线BL2与数据总线DBe之间。各列选择门电路CSG1及CSG2对列选择线CSL1的活化响应后通路。
被按各列块CB设置的电流回路配线RL在节点/Nd与反相数据总线/WDB之间被与选择门电路RSG串联连接。选择门电路RSG对所对应的写字列选择线WCSL的活化响应后通路。
比如在列块CB1中，电流回路配线RL1被与对写字列选择线WCSL1的活化响应后通路的选择门电路RSG1串联连接在反相数据总线/WDB与节点/Nd之间。
此外，属于同一列块的K条位线分别通过独立的K个写字列选择门电路，与对应的电流回路配线RL连接。K个写字列选择门电路对所对应的写字列分选择线的活化响应后通路。
比如，在列块CB1中，位线BL1通过写字列选择门电路WCSGo与节点/Nd连接，位线BL2通过写字列选择门电路WCSGe与节点/Nd连接。写字列选择门电路WCSGo及WCSGe对写字列分选择线WCSLo及WCSLe的活化分别响应后通路。
在与奇数列的位线BL1对应的存储单元列是选择列的场合下，数据总线DBo及反相数据总线/WDB根据写入数据DIN的电平被设定到H电平(电源电压Vcc)及L电平(接地电压GND)的每一方。此外，由于列选择线CSL1、写字列选择线WCSL1及写字列分选择线WCSLo被活化，因而列选择门电路CSG1、选择门电路RSG1及写字列选择门电路WCSGo通路。
因此，利用通过节点/Nd其一端之间被电耦合的选择列位线BL1及对应的电流回路配线RL1，在位线BL1中可流通与写入数据DIN的电平对应方向上的数据写入电流±Iw。
同样，在与偶数列的位线BL2对应的存储单元列是选择列的场合下，数据总线DBe及反相数据总线/WDB根据写入数据DIN的电平被设定到H电平(电源电压Vcc)及L电平(接地电压GND)的每一方。此外，由于列选择线CSL1、写字列选择线WCSL1及写字列分选择线WCSLe被活化，因而列选择门电路CSG2、选择门电路RSG1及写字列选择门电路WCSGe通路。
因此，利用通过节点/Nd其一端之间被电耦合的选择列位线BL2及对应的电流回路配线RL1，在位线BL2中可流通与写入数据DIN的电平对应方向上的数据写入电流±Iw。
这样，在实施方式1下的构成中，利用包含与由K个存储单元列共享的反相数据总线/WDB连接的电流回路配线RL的电流经路，流经选择列的位线BL的数据写入电流±Iw被流通。
因此，通过由存储器阵列10内的存储单元列整体共享的K条(K＝2)数据总线DB0、DBe及反相数据总线/WDB的电压电平的控制，可在选择列的位线中流通与写入数据对应的数据写入电流±Iw。即，可简化用于根据写入数据电平控制数据写入电流±Iw的方向的电路构成。
另一方面，在数据读出动作时，字线驱动器30把选择行的读字线RWL活化至H电平。列解码器25把各写字列选择线WCSL及写字列分选择线WCSLo、WCSLe非活化至L电平。
这样，在各存储单元列中，位线BL被与反相数据总线/WDB电分离。此外选择存储单元被与数据总线DBo及DBe的任意一个电耦合。因此，通过从未图示的数据读出电路向被与选择存储单元耦合的数据总线提供数据读出电流，并对该数据总线的通过电流或电压变化进行检测，可读出选择存储单元的存储数据。
此外虽然在图2中，代表性地示出了与第1～第4存储单元列对应的构成，但在其它的存储单元列中，也根据同样的构成，配置信号线及选择门电路等。
实施方式1的变形例参照图5，在实施方式1的变形例下的构成中，与图2所示的实施方式1下的构成相比，不同点是，被设在各电流回路配线RL与反相数据总线/WDB之间的选择门电路RSG被省略。根据实施方式1的变形例下的构成，在各列块CB中，节点/Nd始终与反相数据总线/WDB电耦合。
然而在数据写入时，在非选择的列块中，对所对应的列选择线CSL的非活化响应后，各列选择门电路CSG被断开。因此在非选择的列块中，数据写入电流±Iw不在位线BL中流通。同样，在数据读出时，由于写字列选择门电路WCSGo及WCSGe双方在各列块中被断路，因而各位线BL与对应的电流回路配线之间被电分离。其结果是，在实施方式1的变形例下的构成中，也可实施与实施方式1相同的数据读出动作。
这样，即使省略与电流回路配线RL对应设置的选择门电路RSG的配置，也可实施与实施方式1相同的数据读出及数据写入动作。通过这种构成，可简化存储器阵列10的构成。
此外虽然在实施方式1及其变形例中，所表示的是列选择线CSL及写字列选择线WCSL被沿与位线BL平行的方向，即沿列方向配置，写字列分选择线WCSLo及WCSLe被沿行方向配置的构成，但这些选择线也可被沿任意方向配置。
实施方式2参照图6，在实施方式2下的构成中，与实施方式1下的构成相比，不同点是，各列块中的电流回路配线RL的配置被省略，而且数据总线DBo，DBe与反相数据总线/WDB裹夹存储器阵列10，被配置在互为对侧的区域内。
与实施方式1同样，各列块CB具有分别与不同的列地址对应的K个存储单元列。图6中也表示K＝2场合下的构成。
数据总线DBo及DBe在与存储器阵列10列方向邻接的2个区域中的一方内，与实施方式1同样被沿行方向配置。与此相对，反相数据总线/WDB裹夹存储器阵列10，在数据总线DBo及DBe的相反侧区域内被沿行方向配置。
在各列块CB中，写字列选择门电路WCSGo及WCSGe在反相数据总线/WDB与对应的位线之间被电耦合。
其它部分的构成及动作与实施方式1及其变形例相同，因而不再重复详细说明。
因此，在数据写入时，在各列块中，K个列选择门电路CSG对所对应的列选择线CSL的活化响应，分别使K条位线的一端侧与K条数据总线之间电耦合。此外，写字列选择门电路WCSGo及WCSGe对所对应的写字列分选择线WCSLo及WCSLe的活化分别响应后通路。这样，K条位线中根据列选择结果被选择的1条的另端侧被与反相数据总线/WDB电耦合。
通过这种构成，在实施方式2下的构成中，可以在不设置电流回路配线RL的情况下，根据与实施方式1及其变形例相同的简单构成，对选择列的位线提供数据写入电流±Iw。
此外由于与实施方式1同样，对每个列块，即对各多个(K个)存储单元列配置1条列选择线CSL即可，因而可大大减少列选择所必需的信号配线数。
实施方式3参照图7，在实施方式3下的构成中，与各存储单元列对应，配置由2条互补的位线构成的位线对。虽然在图7中，代表性地表示与第j(j自然数)存储单元列对应的构成，但同样的构成被与各存储单元列对应设置。
构成位线对BLPj的位线BLj及/BLj利用在位于MTJ存储单元MC的上层侧的2个金属配线层M3及M4中被分别形成的金属配线，按照在长度方向的规定部位上上下方向互相交叉的原则被设置。
存储器阵列10包含n个(n2以上的整数)存储单元行，分别在位线BL与/BL交叉的规定区域的右侧及左侧区，配置m个(m以m＝n/2表示的整数)存储单元行。在读字线RWL1～RWLm及写字线WWL1～WWLm被配置的左侧区域内，位线BL及/BL由被分别配置在金属配线层M4及M3中的配线形成。另一方面，在读字线RWLm+1～RWLn及写字线WWLm+1～WWLn被配置的右侧区域内，位线BL及/BL由被分别配置在金属配线层M3及M4中的配线形成。
与在金属配线层M3及M4中分别形成的位线BL对应的同类配线之间在规定区域内被耦合。同样，与在金属配线层M3及M4中分别形成的位线/BL对应的同类配线之间也在规定区域内被耦合。位线BL及/BL在与MTJ存储单元的距离较近的一方，即下层侧的金属配线层M3中，被与MTJ存储单元MC耦合。
写字列选择门电路WCSG j对所对应的写字列选择线WCSLj的活化响应后，使对应的位线BLj与/BLj的同端侧之间耦合。
此外，还设置由互补的数据总线DB及/DB构成的数据总线对DBP。在数据写入时，数据总线DB及/DB的电压与图3所示的数据写入电流供应部52的节点Nw2及Nw1分别连接。因此，数据总线DB及/DB根据写入数据DIN的电平，被按电源电压Vcc及接地电压GND的每一方设定。
列选择门电路CSGj具有在位线BLj及/BLj的另端侧与数据总线DB及/DB之间被分别连接的晶体管开关。这些晶体管开关对所对应的列选择线CSLj的活化响应后关合。
通过上述构成，对选择列的位线BL及/BL，可使与写入数据DIN对应方向的数据写入电流±Iw作为通过写字列选择门电路WCSGj被折返的往返电流流通。在左侧区域，由流经位线BL的电流实施数据写入，在右侧区域，由流经位线/BL的电流实施数据写入。
因此，与实施方式1同样，可在不能引起外围电路的复杂化的同时，向选择列的位线提供与写入数据电平对应方向的数据写入电流。
此外由于在上下方向邻接的位线BL及/BL中分别流通反向电流，因而从选择列的位线BL及/BL分别产生的对邻接存储单元列的MTJ存储单元作用的磁噪声将互相削减。因而可减轻磁噪声的影响，实现基于防止数据误写入的动作稳定化。
另一方面，由于在数据读出时，在各存储单元列中写字列选择门电路WCSG被断路，因而位线BL及/BL的同端侧之间被电分离。此外在选择列中，列选择门电路CSG通路，将对应的位线BL及/BL的另端侧与数据总线DB及/DB分别连接。在数据读出时，数据总线DB及/DB的至少一方接收数据读出电流的供应。
尤其在各存储单元列中，可配置可有选择地与互补的位线BL及/BL分别连接，各自具有中间电阻的虚存储单元(未图示)。即各虚存储单元的电阻被设定为存储“1”与“0”的MTJ存储单元所分别具有的2种电阻的中间值。
如果配置这种虚存储单元，可以以各位线对为单位，实施基于互补的位线BL、/BL之间电压比较的噪声耐性高的数据读出。
此外在实施方式3下的位线配置中，由于使对构成位线对的位线BL及/BL各自耦合的存储单元数相同，因而可校正形成同一位线对BLP的位线BL与/BL之间的RC负荷的不平衡。此外，由于使位线BL与/BL绞合(交叉)，因而可减轻数据读出时二者之间的干扰噪声，实施高速而且高精度的数据读出。
实施方式3的变形例在实施方式3的变形例中，表示组成实施方式2及3下的构成的位线配置。
参照图8，在实施方式3的变形例下的构成中，与实施方式3下的构成相比，不同点是，取代数据总线对DBP，配置数据总线DB1及DBr和反相数据总线/WDB，取代写字列选择门电路WCSGj，配置写字列选择门电路WCSG1-j及WCSGr-j。
写字列选择门电路WCSG1-j被设置在反相数据总线/WDB与位线BLj的一端侧之间，对控制信号SG1的活化响应后通路。控制信号SG1在数据写入时，在位线BL与/BL交叉的规定区域的左侧区域内包含选择存储单元的场合下，被向H电平活化。
写字列选择门电路WCSGr-j被设置在反相数据总线/WDB与位线/BLj的一端侧之间，对控制信号SGr的活化响应后通路。控制信号SGr在数据写入时，在位线BL与/BL交叉的规定区域的右侧区域内包含选择存储单元的场合下，被向H电平活化。
在数据读出时，在各存储单元列中，反相数据总线/WDB与位线BL，/BL之间电断离，此外通过向数据总线DB1及DBr的至少一方提供数据写入电流，实施与实施方式4同样的数据读出。
通过上述构成，在数据写入时，在选择列中也不含有选择存储单元的区域内，在接近MTJ存储单元的金属配线中，不流通数据写入电流。因此在选择列中，可以抑制针对非选择存储单元的数据误写入的发生。
此外由于可以使选择列的位线对上的数据写入电流经路短于实施方式3下的构成，即可实现低电阻化，因而可实现数据写入动作的高速化及消耗电力的削减。
此外在实施方式3及其变形例中，虽然例示的是在长度方向的规定的1个部位的区域中使位线BL及/BL上下方向交叉的构成，但也可以设置多个这种交叉部位。
实施方式4参照图9，在实施方式4下的构成中，存储器阵列10沿行方向被分割成多个存储块。在图9中，存储器阵列10作为一例，被分割成2个存储块MBa及MBb。
在存储块MBa中，与存储单元行分别对应，配置读字线RWLa1，RWLa2，......以及写字线WWLa1，WWLa2，......。同样，在存储块MBb中，与存储单元行分别对应，配置读字线RWLb1，RWLb2，......以及写字线WWLb1，WWLb2，......。即，读字线RWL与写字线WWL在存储块MBa及MBb中被独立设置。
与此相对，位线BL与各存储单元列对应，在存储块MBa及MBb中被通用配置。另一方面，数据总线按各存储块配置。
与存储块MBa对应的数据总线DBa与位线BL的一端侧(存储块MBa侧)对应，在与存储器阵列10邻接的区域内被沿行方向配置。与存储块MBb对应的数据总线DBb与位线BL的另一端侧(存储块MBb侧)对应，在与存储器阵列10邻接的区域内被沿行方向配置。反相数据总线/WDB按对存储块MBa及MBb通用的形式，比如在存储块MBa与MBb的边界部被沿行方向配置。
在各存储单元列中，位线BL在相当于一端侧的节点Na及相当于另一端侧的节点Nb中，分别通过驱动开关与数据总线DBa及DBb连接，通过中间节点Nm与反相数据总线/WDB连接。比如，在与位线BL1对应，分别相当于其一端侧及另端侧的节点Na(1)及Nb(1)与数据总线DBa及DBb之间，分别设置驱动开关CDGa1及CDGb1，在中间节点Nm(1)与反相数据总线/WDB之间设置驱动开关WDG1。
此外在下文中，在标示特定的位线上的节点的场合下，附加Na(1)，Nb(1)，Nm(1)之类的带有括号的数字，在不特定位线，进行总体标示的场合下，只标为Na，Nb，Nm。
驱动开关CDGa1及CDGb1对列控制门电路CGa1及CGb1的输出分别响应而通、断。驱动开关WDG1对所对应的写字列选择线WCSL1的活化响应后关合。写字列选择线WCSL被按各存储单元列设置，在数据写入动作时，在选择列中被向H电平活化。
列控制门电路CGa1在数据写入时，在对应的第1存储单元列被选择，而且选择存储单元属于存储块MBa的场合下，使对应的驱动开关CDGa1关合。在数据读出时，列控制门电路CGa1在对应的第1存储单元列被选择的场合下，使对应的驱动开关门电路CDGa1通路。
即，列控制门电路CGa1具有输出对应的写字列选择线WCSL1与块选择信号SBa的电压电平之间的“与”逻辑运算结果的“与”门电路、输出该“与”门电路的输出与对应的读字列选择线RCSL1的电压电平之间的“或”逻辑运算结果的“或”门电路。“或”门电路的输出被向由N沟道MOS晶体管构成的驱动开关CDGa1的门电路输入。
读字列选择线RCSL被按各存储单元列设置，在数据读出动作时在选择列中被向H电平活化。块选择信号SBa在选择存储单元属于存储块MBa的场合下，被向H电平活化。在选择存储单元属于存储块MBb的场合下，被同样设置的块选择信号SBb被向H电平活化。
列控制门电路CGb1在数据写入时，在对应的第1存储单元列被选择，而且选择存储单元属于存储块MBb的场合下，使对应的驱动开关CDGb1关合。另一方面，在数据读出时，列控制门电路CGb1不管列选择结果如何，均使对应的驱动开关CSGb1断路。
列控制门电路CGb1具有输出对应的写字列选择线WCSL1与块选择信号SBb的电压电平之间的“与”逻辑运算结果的“与”门电路。“与”门电路的输出被向由N沟道MOS晶体管构成的驱动开关CDGb1的门电路输入。
在数据写入时，数据总线DBa，DBb及反相数据总线/WDB分别被与实施方式1下的数据总线DBo，DBe及反相数据总线/WDB同样设定。具体地说，在与实施方式1下的数据写入电路51同样的构成中，可以根据块选择信号SBa，SBb对开关电路53进行控制。
通过这种构成，比如在数据写入时，在第1存储单元列被选择的场合下，驱动开关WDG1关合，此外根据选择存储单元是否属于存储块MBa，MBb的任意一个，驱动开关CDGa1及CDGb1的一方被关合。
即当选择存储单元属于存储块MBa时，分别位于选择存储单元两侧的驱动开关CDGa1与WDG1关合，使位线BL1上的节点N(a)1及Nm(1)分别与数据总线DBa及反相数据总线/WDB连接。这样，节点N(a)1及Nm(1)被设定到电源电压Vcc及接地电压GND的与写入数据DIN对应的每一方。
因此在选择列的位线BL1中，可以只在与包括选择存储单元的存储块对应的节点N(a)1～Nm(1)之间，流通与写入数据DIN对应方向的数据写入电流±Iw。另一方面，由于驱动开关CDGb1被断路，因而即使在选择列的位线BL1上，在不与选择存储单元对应的节点Nb(1)～Nm(1)之间，也不流通数据写入电流。
反之，当选择存储单元属于存储块MBb时，分别位于选择存储单元两侧的驱动开关CDGb1与WDG1关合，同时驱动开关CDGa1断路。这样，在选择列的位线BL1中，只能在与包含选择存储单元的存储块对应的节点N(b)1及Nm(1)之间流通与写入数据DIN对应方向的数据写入电流±Iw。另一方面，即使在选择列的位线BL1上，在不与选择存储单元对应的节点Na(1)与Nm(1)之间，也不流通数据写入电流。
在图9中，代表性地表示了从第1至第4存储单元列，以及与这些存储单元列分别对应配置的驱动开关CDGa1～CDGa4、CDGb1～CDGb4、WDG1～WDG4、列控制门电路CGa1～CGa4、CGb1～CGb4、读字列选择线RCSL1～RCSL4及写字列选择线WCSL1～WCSL4。在其它存储单元列中也同样配置这些驱动开关、控制门电路及列选择线等。此外在各存储单元列中，数据写入时的动作被与上述的第1存储单元列同样实施。
如上所述，在实施方式4下的构成中，与实施方式1相同，可不导致外围电路的复杂化，对选择列的位线可提供与写入数据电平对应方向的数据写入电流。
此外在选择列的位线中，由于只在与选择存储单元对应的部分区间内流通数据写入电流，因而可缩短数据写入电流的经路，即可实现低电阻化。虽然近年来随着低消耗电力等的要求，在低电压动作化方面有发展，但通过数据写入电流经路的低电阻化，在低电压动作时也能容易地提供必要的数据写入电流。此外数据写入电流经路的低电阻化也可有助于数据写入动作的高速化。
此外由于即使在选择列中，在与位线BL中的非选择存储块对应的区间内也不流通数据写入电流，因而可抑制针对非选择存储块的存储单元的数据误写入。
此外在实施方式4下的构成中，还可在各位线中，设置多个中间节点，对数据写入电流流通的区间进一步细分进行控制。在该场合下，有必要使在各位线BL中，分别与一端侧的节点、多个中间节点及另端侧的节点对应设置的多个驱动开关的每一个与数据总线及反相数据总线的一方交互对应。
实施方式4的变形例1参照图10，在实施方式4的变形例1中，在存储器阵列10中采用折返型位线构成。存储器阵列10与实施方式4同样，被沿行方向分割成多个存储块。在图10中，存储器阵列10也被分割成2个存储块MBa及MBb。读字线RWL及写字线WWL分别在存储块MBa及MBb中，被按各存储单元行设置。
基于折返型位线构成，与各存储单元列对应配置由互补的位线BL及/BL构成的位线对BLP。互补的位线BL及/BL在存储块MBa及MBb中被通用配置。比如，与第1存储单元列对应，由位线BL1及/BL1构成位线对BLP1。
MTJ存储单元MC在每行中被与位线BL及/BL的任意一方交互连接。比如，如果对属于第1存储单元列的MTJ存储单元作以说明，第1行的MTJ存储单元与位线BL1耦合，第2行的MTJ存储单元与位线/BL1耦合。以下同样，各MTJ存储单元在奇数行与位线BL1连接，在偶数行与位线/BL1连接。
此外在与存储器阵列10邻接的区域内，与存储块MBa及MBb分别对应，设置数据总线对DBPa及DBPb。数据总线对DBPa在存储块MBa侧的区域内被沿行方向配置，包含互补的数据总线DBa及/DBa。同样，数据总线对DBPb在存储块MBb侧的区域内被沿行方向配置，包含互补的数据总线DBb及/DBb。
在实施方式4的变形例1下的构成中，各存储单元列中的驱动开关、控制门电路及列选择线等也是同样的。因此在下文中，对针对第1存储单元列的构成作代表性说明。
驱动开关CDGa1具有晶体管开关，其在与位线BL1及/BL1的一端侧分别对应的节点Na(1)及/Na(1)与数据总线DBa及/DBa之间被分别连接。这些晶体管开关对具有与图9同样构成的列控制门电路CGa1的输出响应而通、断。
驱动开关CDGb1具有晶体管开关，其在与位线BL1及/BL1的另端侧分别对应的节点Nb(1)及/Nb(1)与数据总线DBb及/DBb之间被分别连接。这些晶体管开关对具有与图9同样构成的列控制门电路CGb1的输出响应而通、断。
驱动开关WDG1被连接在相当于存储块MBa及MBb的边界部分的位线BL1的中间节点Nm(1)与位线/BL的中间节点/Nm(1)之间。与图9的构成同样，驱动开关WDG1对所对应的写字列控制线WCSL1响应而通、断。
构成数据总线对DBPa的数据总线DBa及/DBa的电压在存储块MBa内包含选择存储单元的场合下，与图3所示的数据写入电流供应部52的节点Nw2及Nw1分别连接。因此，数据总线DBa及/DBa根据写入数据DIN的电平，被按电源电压Vcc及接地电压GND的每一方设定。
同样，构成数据总线对DBPb的数据总线DBb及/DBb在存储块MBb内包含选择存储单元的场合下，根据写入数据DIN的电平，被按电源电压Vcc及接地电压GND的每一方设定。
因此，当第1存储单元列被选择，而且选择存储单元属于存储块MBa时，分别位于选择存储单元两侧的驱动开关CDGa1与WDG1关合，在选择列的位线对BLP1上的节点Na(1)～Nm(1)～/Nm(1)～/Na(1)的经路上流通与写入数据DIN对应的数据写入电流±Iw。另一方面，由于驱动开关CDGb1被断路，因而在选择列的位线对BLP1中，在不与选择存储单元对应的节点Nb(1)～Nm(1)的区间及节点/Nb(1)～/Nm(1)的区间内，不流通数据写入电流。
反之，当选择存储单元属于存储块MBb时，分别位于选择存储单元两侧的驱动开关CDGb1与WDG1关合，同时驱动开关CDGa1断路。这样，在选择列的位线对BLP1中，可以只在与包含选择存储单元的存储块对应的经路中流通与写入数据DIN对应方向的数据写入电流±Iw。另一方面，即使在选择列的位线对BLP1上，在不与选择存储单元对应的区间内，也不流通数据写入电流。
通过上述构成，在实施方式4的变形例1下的构成中，在存储器阵列10中采用了折返型位线构成的场合下，也可实施与实施方式4同样的数据写入。
此外在各存储单元列中，可以配置可与互补的位线BL及/BL分别有选择地连接的各自具有中间电阻的虚存储单元(未图示)。即，各虚存储单元的电阻被设定为存储“1”及“0”的MTJ存储单元所分别具有的2种电阻的中间值。
如果配置这种虚存储单元，可以以各位线对为单位，实施基于互补的位线BL、/BL之间的电压比较的噪声耐性高的数据读出。
实施方式4的变形例2参照图11，在实施方式4的变形例2下的构成中，与图9所示的实施方式4下的构成相比，不同点是，与各位线BL对应，取代驱动开关CDGa、CDGb、WDG，配置位线驱动器BDVa、BDVb及BDVm。
比如，对位线BL1，与分别相当于其一端侧及另端侧的节点Na(1)及Nb(1)对应，分别设置位线驱动器BDVa1及BDVb1，与中间节点Nm(1)对应，设置位线驱动器BDVm1。
位线驱动器BDVa1具有分别在电源电压Vcc及接地电压GND与节点Na(1)之间被连接的驱动器晶体管DTHa及DTHa。驱动器晶体管DTHa及DTLa对写入控制信号/WHa1及WLa1分别响应而通、断。同样，位线驱动器BDVb1具有分别在电源电压Vcc及接地电压GND与节点Nb(1)之间被连接的驱动器晶体管DTHb及DTLb。驱动器晶体管DTHb及DTLb对写入控制信号/WHb1及WLb1分别响应而通、断。此外位线驱动器BDVm1具有分别在电源电压Vcc及接地电压GND与中间节点Nm(1)之间被连接的驱动器晶体管DTHm及DTLm。驱动器晶体管DTHm及DTLm对写入控制信号Wm1及Wm#1分别响应而通、断。
虽然在各存储单元列中，配置具有同样构成的位线驱动器BDVa、BDVb及BDVm，但控制驱动器晶体管组的写入控制信号被按各存储单元列独立设定。在该变形例中，数据写入电路(未图示)对写入数据电平、存储块选择结果及列选择结果响应而生成写入控制信号。
在选择列中，在选择存储单元属于存储单元块MBa的场合下，位线驱动器BDVa及BDVm把对应的节点Na及Nm向与电源电压Vcc及接地电压GND的写入数据对应的每一方驱动。另一方面，位线驱动器BDVb不把节点Nb向电源电压Vcc及接地电压GND的任意一方驱动。
与此相对，在选择存储单元属于存储单元块MBb的场合下，在选择列中，位线驱动器BDVb及BDVm把对应的节点Nb及Nm向与电源电压Vcc及接地电压GND的写入数据对应的每一方驱动，位线驱动器BDVa不把节点Na向电源电压Vcc及接地电压GND的任意一方驱动。
其结果是，与图9所示的构成同样，在选择列的位线上，可只在与选择存储单元对应的部分(节点Na～Nm之间或节点Nb～Nm之间)，流通与写入数据对应方向上的数据写入电流。因此可在降低数据写入电流的经路电阻，在低电压动作时也能容易地提供必要的数据写入电流的同时，使数据写入动作高速化。此外还可抑制针对选择列的非选择存储块的存储单元的数据误写入。
另一方面，在数据写入时的非选择列中，位线驱动器BDVa、BDVb及BDVm把对应的节点Na、Nb及Nm向接地电压GND驱动，防止不需要的电流流通。此外在数据写入时以外，各位线驱动器BDVa、BDVb及BDVm不把对应的节点Na、Nb及Nm向电源电压Vcc及接地电压GND的任意一方驱动。
此外读出数据总线RDB1，RDB2与中间节点Nm对应，被配置在存储块MBa、MBb的边界部分。读出数据总线RDB1、RDB2与位线BL交叉，被沿行方向设置。
与存储单元列分别对应，设置用于在读出数据总线RDB1、RDB2及位线BL之间有选择地连接的读出选择门电路RDSG1～RDSG4，......。读出选择门电路RDSG1～RDSG4，......对读字列选择线RCSL1～RCSL4，......的活化分别响应而通路。各读出选择门电路在奇数列中，在对应的中间节点Nm与读出数据总线RDB1之间被连接，在偶数列中，在对应的中间节点Nm与读出数据总线RDB2之间被连接。
在数据读出时，对选择行的读字线RWL的活化响应，选择列的位线通过选择存储单元与接地电压GND连接。在该状态下，根据数据读出电路55，通过在读出数据总线RDB1、RDB2中使读出电流流通，根据读出数据总线RDB1、RDB2的电流及电压的检测，实施来自选择存储单元的数据读出。
此时，由于把读出数据总线RDB1、RDB2与选择列的位线的中间节点Nm连接而构成，因而可缩短读出电流经路上的位线长度，减小读出电流经路的电阻。因此可实现数据读出速度及数据读出裕度的提高。
此外在图10所示的折返型位线构成中，也可取代驱动开关CDGa、CDGb、WDG，配置位线驱动器BDVa、BDVb、BDVm而构成。此外在该构成中，也可以与中间节点Nm对应，与图11所示同样进一步配置读出数据总线及读出选择门电路。
实施方式5参照图12，在实施方式5下的构成中，存储器阵列10被沿列方向分割成多个列块。在图12中，存储器阵列10被分割成2个列块CBa及CBb。
在列块CBa中，与存储单元列分别对应，配置位线BLa1，......。同样，在列块CBb中，与存储单元列分别对应，配置位线BLb1，......。即位线BL在列块CBa及CBb中被独立设置。
与此相对，读字线RWL及写字线WWL对各存储单元行对应，在列块CBa及CBb中被通用配置。
各写字线WWL在相当于列块CBa及CBb的边界位置的中间节点Nm与接地电压GND连接。比如与第1存储单元行对应的写字线WWL1在中间节点Nm(1)与接地电压GND连接，与第2存储单元行对应的写字线WWL2在中间节点Nm(2)与接地电压GND连接。
在图12中，代表性地示出了用于驱动字线驱动器30中的写字线WWL的构成。
字线驱动器30具有被按各列块设置的电流供应配线SPL及电流供应电路31。在图12中，所表示的是与列块CBa及CBb分别对应的电流供应配线SPLa和SPLb及电流供应电路31a及31b。
参照图13，电流供应电路31a具有在电源电压Vcc与电流供应配线SPLa之间被电耦合的P沟道MOS晶体管33a、在电源电压Vcc与节点Np1之间被电耦合的P沟道MOS晶体管33b、在节点Np1与接地电压GND之间被电耦合的N沟道MOS晶体管34。
晶体管33a及33b的各栅极被与节点Np1连接。在晶体管34的栅极上输入控制电压Vrp。这样，根据由晶体管33a及33b构成的电流镜电路，与控制电压Vrp对应的恒定电流被提供给被设定为电源电压Vcc的电流供应配线SPLa。电流供应电路31b也具有与电流供应电路31a同样的构成。
再次参照图12，字线驱动器30还具有被设置在写字线WWL一端侧的节点Na与电流供应配线SPLa之间的驱动开关RDGa、被设置在写字线WWL另一端侧的节点Nb与电流供应配线SPLb之间的驱动开关RDGb。在图12中，代表性地示出了在第1及第2存储单元行中，与节点Na(1)、Na(2)、Nb(1)、Nb(2)分别对应的驱动开关RDGa1、RDGa2、RDGb1、RDGb2。
驱动开关RDGa在对应的存储单元行被选择，而且选择存储单元属于列块CBa的场合下关合。同样，驱动开关RDGb在对应的存储单元行被选择，而且选择存储单元属于列块CBb的场合下关合。比如，在驱动开关RDGa1的门电路上，在数据写入时，在第1存储单元行被选择，而且选择存储单元属于列块CBa的场合下，被活化至L电平的控制信号/WRD1a被输入。同样，在驱动开关RDGb1的门电路上，在数据写入时，在第1存储单元行被选择，而且选择存储单元属于列块CBb的场合下，被活化至L电平的控制信号/WRD1b被输入。控制信号/WRD1a、/WRD1b，......。根据行选择结果，被由行解码器20生成。
行解码器20在各存储单元行中生成控制信号RRd。控制信号RRd在数据读出时，在对应的存储单元行被选择的场合下，被向H电平活化。各读字线RWL的电压根据对应的控制信号RRd被控制。比如，读字线RWL1对控制信号RRd1的活化响应，被向H电平活化。
通过上述构成，字线驱动器30在选择行中，使驱动开关RDGa及RDGb的一方根据选择存储单元与中间节点Nm的位置关系有选择地关合。其结果是，可对选择行的写字线上的节点Na～Nm之间与节点Nb～Nm之间与选择存储单元对应的一方，使规定方向的数据写入电流Ip有选择地流通。
如上所述，根据实施方式5下的构成，可以在选择行的写字线中，只在与选择存储单元对应的部分区间内流通数据写入电流。因此可降低数据写入电流经路电阻，在低电压动作时也能容易地供应必要的数据写入电流，同时使数据写入动作高速化。此外还能抑制针对选择行非选择列块的存储单元的数据误写入。
实施方式5的变形例1
参照图14，在实施方式5的变形例1下的构成中，与图12所示的实施方式5下的构成相比，不同点是，字线驱动器还包含与各写字线WWL对应设置的驱动开关RGG。驱动开关RGG被连接在中间节点Nm与接地电压GND之间。比如，与写字线WWL1对应，配置在中间节点Nm(1)与接地电压GND之间被电耦合的驱动开关RGG1。
驱动开关RGG由比如N沟道MOS晶体管构成，在其栅极上，输入在对应的存储单元行被选择的场合下被向H电平活化的控制信号WRd。比如，在驱动开关RDG1的门电路上，输入在第1存储单元行被选择的场合下被向H电平活化的控制信号WRd1。因此在选择行中，通过驱动开关RGG的关合，对应的中间节点Nm与接地电压GND连接。
由于字线驱动器30的其它部分的构成与实施方式5下的构成相同，因而不再重复详细说明。
通过这种构成，与实施方式5下的构成相比，在非选择行的写字线WWL中，可降低不需要的数据写入电流流通的可能性，进一步抑制数据误写入的发生。
实施方式5的变形例2在实施方式5的变形例2中，对构成字线驱动器的驱动开关的有效配置作以说明。
图15是说明实施方式5的变形例2下的驱动开关配置的概念图。
在图15中，作为一例，表示了存储器阵列10被沿列方向分割成4个列块CB1～CB4的构成。在各存储单元行中，写字线WWL相对列块CB1～CB4被通用设置。
如实施方式5及其变形例1所示，分别对应于与写字线WWL的一端侧及另端侧分别对应的节点Na及Nb、相当于列块边界部的中间节点Nm，配置驱动开关RDG或RGG。
驱动开关RDG为使对应的节点与电源电压Vcc相接而被设置，驱动开关RGG为使对应的节点与接地电压GND相接而被设置。在各存储单元行中，驱动开关RDG及RGG被依序交互配置。
比如，在图15所示的构成例中，相对第j行的写字线WWLj，与相当于其一端侧的节点Na(j)对应，设置驱动开关RDG，与列块CB1与CB2的边界部分上的中间节点Nm12(j)对应，配置驱动开关RGG。接下来，与相当于列块CB2与CB3的边界部的中间节点Nm23(j)、相当于列块CB3与CB4的边界部的中间节点Nm34(j)、相当于写字线WWLa的另端侧的节点Nb(j)分别对应，交互配置驱动开关RDG、RGG及RDG。
即，不论列块的个数如何，在各存储单元行中，对于按照从节点Na至节点Nb的方向被依次配置的M个(M3以上的整数)驱动开关，由驱动开关RDG及RGG的一方构成奇数序号的驱动开关，由驱动开关RDG及RGG的另一方构成偶数序号的驱动开关。
在数据写入时，在选择行中，与相当于与写字线WWL的选择存储单元对应部分的两端的2个节点分别对应的驱动开关RDG及RGG关合。因此与实施方式5及其变形例同样，可在选择行的写字线WWL上，只在与选择存储单元所属的列块对应的部分中流通数据写入电流。
通过上述构成，可在选择行的写字线中，只在与选择存储单元对应的部分区间内流通数据写入电流。因此在选择行中，可抑制针对非选择存储块的存储单元的数据误写入的发生。此外，由于可以缩短数据写入电流的经路，即达到低电阻化，因而可实现数据写入动作的高速化及削减消耗电力。此外在低电压动作时也能容易地提供足够的数据写入电流。另外由于在邻接的列块之间，可共享驱动开关RDG或RGG，因而可减少驱动开关的配置个数，减小电路面积。
此外对于下一个第(j+1)行的写字线WWLj+1，与同样的节点Na(j+1)、中间节点Nm12(j+1)、Nm23(j+1)、Nm34(j+1)及Nb(j+1)分别对应，驱动开关RGG、RDG、RGG、RDG及RGG被依次交互设置。
即，与电源电压Vcc对应的驱动开关RDG及与接地电压GND对应的驱动开关RGG的配置按各邻接行被交互更替。换言之，在各存储单元行中如果以奇数序号的驱动开关为例，在奇数行与偶数行中，被配置的驱动开关的种类是不同的。比如，如果在奇数行中，奇数序号的各驱动开关是与电源电压Vcc对应的驱动开关RDG，则在偶数行中，奇数序号的各驱动开关由与接地电压GND对应的驱动开关RGG构成。
这样，可以缓和这些驱动开关的配置间隔，可更有效地配置。其结果是，可进一步实现小面积化。此外对于与接地电压GND对应的驱动开关RGG，也可以与图11同样省略它的配置，使对应的中间节点Nm与接地电压GND直接耦合。
实施方式6在实施方式6中，对图11所示的位线驱动器的有效配置作以说明。
参照图16，在实施方式6下的构成中，位线BL被分割成各为X条(X2以上的整数)的多个组，在各组中，X条位线的另端侧通过短路节点Ns被电耦合。在图16中，作为一例，示出了X＝2的场合下的构成。
在各位线BL中，设置用于驱动相当于一端侧的节点Na的电压的位线驱动器BDVa。比如，对于位线BL1，与节点Na(1)对应设置位线驱动器BDVa1。
另一方面，在位线BL的另端侧，按各组配置用于驱动短路节点Ns的电压的位线驱动器BDVb。比如，按对于位线BL1及BL2通用的原则，与短路节点Ns(1)对应设置位线驱动器BDVb1。由于位线驱动器BDVa，BDVb的构成及动作与图11所示相同，因而不再重复详细说明。
在数据写入时，与选择列对应的位线驱动器BDVa及与选择组对应的位线驱动器BDVb对来自数据写入电路(未图示)的写入控制信号响应，把对应的节点Na及Ns向与电源电压Vcc及接地电压GND的写入数据对应的每一方驱动。其结果是，在选择列的位线BL中，可使与写入数据对应方向上的数据写入电流流通。
读出数据总线RDB1、RDB2沿与位线BL的交叉方向(行方向)，与位线BL的另端侧对应设置。此外与块分别对应，设置用于使读出数据总线RDB1、RDB2与短路节点Ns之间有选择地连接的读出选择门电路RDSG1、RDSG2，......。读出选择门电路RDSG1、RDSG2，......被配置在与位线驱动器BDVb相比的外侧。
作为奇数序号的读出选择门电路的代表例的读出选择门电路RDSG1使对应的短路节点Ns(1)与读出数据总线RDB1之间对读字列选择线RCSL1或RCSL2的活化响应后电耦合。作为偶数序号的读出选择门电路的代表例的读出选择门电路RDSG2使对应的短路节点Ns(2)与读出数据总线RDB2之间对读字列选择线RCSL3或RCSL4的活化响应后电耦合。
在数据读出时，对选择行的读字线RWL的活化响应后，选择列的位线通过选择存储单元与接地电压GND连接。在该状态下，通过数据读出电路55，使读出电流在读出数据总线RDB1、RDB2内流通，由此通过读出数据总线RDB1、RDB2的电流及电压的检测，实施来自选择存储单元的数据读出。
这样，在实施方式6下的构成中，由于在各组中，在X条位线BL之间共享位线驱动器BDVb，因而可使位线驱动器BDVb的设置间隔扩大X倍。因此在位线BL的另端侧，可利用上述被扩大的设置间隔，有效配置读出选择门电路RDSG1、RDSG2，......。其结果是，可减小芯片面积。
实施方式6的变形例参照图17，在实施方式6的变形例下的构成中，与图16所示的构成相比，不同点是，读出选择门电路RDSG1、RDSG2，......被设置在与位线驱动器BDVb相比的内侧。由于其它部分的构成与图16相同，因而不再重复详细说明。
通过把读出选择门电路设置到与位线驱动器相比的内侧，可相对缩短读出电流经路中的位线长度，可减小位线部分的电阻。因而可实现数据读出速度及数据读出裕度的提高。
换言之，如果如图16所示，把读出选择门电路设置到与位线驱动器相比的外侧，则可相对缩短数据写入电流的经路长度，减小该经路的电阻。因而可提高数据写入速度，实现低消耗电力化。
或者也可以采用图18所示的构成，使读出数据总线RDB1、RDB2及读出选择门电路RDSG1、RDSG2，......与位线BL的中间点对应配置。
实施方式7在实施方式7中，对可减少位线驱动器的配置数量，并只向与位线BL上的选择存储单元对应的部分提供数据写入电流的构成作以说明。
参照图19，在实施方式7下的构成中，位线BL按各为2条被分割成多个组，在各组中，对应的2条位线的中间点(即中间节点Nm)之间被电耦合。在图19中，各组由邻接的各为2条的位线构成。
对各位线BL，设有用于驱动相当于一端侧的节点Na的电压的位线驱动器BDVa及用于驱动相当于另一端侧的节点Nb的电压的位线驱动器BDVb。由于位线驱动器BDVa、BDVb的构成及动作与图11所示的同样，因而不再重复详细说明。
比如，对于位线BL1，与节点Na(1)对应设置位线驱动器BDVa1，与节点Nb(1)对应设置位线驱动器BDVb1。此外中间节点Nm(1)与Nm(2)之间被电耦合。
在数据写入时选择存储单元属于存储单元块MBa的场合下，对来自数据写入电路(未图示)的写入控制信号响应，与选择块对应的2个位线驱动器BDVa分别把对应的节点Na向与电源电压Vcc及接地电压GND的写入数据对应的每一方驱动。另一方面，与选择块对应的2个位线驱动器BDVb不把对应的节点Nb向电源电压Vcc及接地电压GND的任意一方驱动。
与此相对，在选择存储单元属于存储单元块MBb的场合下，与选择块对应的2个位线驱动器BDVb分别把对应的节点Nb向与电源电压Vcc及接地电压GND的写入数据对应的每一方驱动。另一方面，与选择块对应的2个位线驱动器BDVa不把对应的节点Na向电源电压Vcc及接地电压GND的任意一方驱动。
其结果是，可无需与中间节点对应配置位线驱动器，与图11所示的构成同样，在选择列的位线上，只在与选择存储单元对应的部分(节点Na～Nm～Na之间或节点Nb～Nm～Nb之间)，流通与写入数据对应方向上的数据写入电流。因此可在降低数据写入电流的经路电阻，在低电压动作时也能容易地提供必要的数据写入电流的同时，使数据写入动作高速化。此外还可抑制针对选择列的非选择存储单元的数据误写入。
另一方面，在数据写入时的非选择组中，为防止不需要的电流流通，位线驱动器BDVa、BDVb把对应的节点Na、Nb向接地电压GND驱动。此外在数据写入时以外，各位线驱动器BDVa、BDVb不把对应的节点Na、Nb向电源电压Vcc及接地电压GND的任意一方驱动。
读出数据总线RDB1、RDB2沿与位线BL交叉的方向(行方向)，与位线BL的另端侧对应设置。此外与块分别对应，用于与读出数据总线RDB1、RDB2对应的2条位线的一方有选择地连接的读出选择门电路RDSG1、RDSG2、......被设置。作为奇数序号的读出选择门电路代表例的读出选择门电路RDSG1使对应的位线一方(BL2)与读出数据总线RDB1之间对读出列选择线RCSL1或RCSL2的活化响应后电耦合。作为偶数序号的读出选择门电路代表例的读出选择门电路RDSG2使对应的位线一方(BL4)与读出数据总线RDB2之间对读出列选择线RCSL3或RCSL4的活化响应后电耦合。
这样，通过数据读出电路55，使读出电流流经读出数据总线RDB1、RDB2，由此可根据读出数据总线RDB1、RDB2的电流及电压的检测，实施来自选择存储单元的数据读出。
实施方式7的变形例参照图20，在实施方式7的变形例下的构成中，与图19所示的构成相比，不同点是，读出数据总线RDB1、RDB2与位线BL的中间节点Nm对应，被配置在位线BL的中央部位。由于其它部分的构成与图19同样，因而不再重复详细说明。
通过这种构成，与图19所示的构成相比，可缩短读出电流经路中的位线长度，降低位线部分的电阻。因此除了基于实施方式7下的构成的效果之外，还可实现数据读出速度及数据读出裕度的提高。
权利要求
1.一种薄膜磁体存储装置，具备多个存储单元，其被按行列状配置，各自存储响应第1及第2数据写入磁场的施加而被写入的数据；多个写字线，其与多个存储单元行分别对应设置，用于在选择行中，使产生上述第1数据写入磁场的第1数据写入电流沿规定方向流通；多个第1位线，其与多个存储单元列分别对应设置；数据写入电路，其用于在选择列中，在与对应的第1位线中的选择存储单元对应的部分中，使产生上述第2数据写入磁场的第2数据写入电流沿与写入数据对应的方向流通，其中上述数据写入电路包含多个位线驱动部，其在上述多个存储单元列的各列中，与对应的第1位线上的、相当于一端侧的第1节点、相当于另端侧的第2节点及至少1个中间节点分别对应设置，在上述选择列中，上述多个位线驱动部中的位于上述选择存储单元对应的上述部分的两端的2个，使上述第1位线上的对应的节点设定到第1及第2电压的上述写入数据对应的每一方。
2.权利要求1中的薄膜磁体存储装置，还具备第1及第2数据线，其与上述第1位线的上述一端侧及上述另端侧分别对应配置；反相数据线，其用于在数据写入时，传送与上述第1及第2数据线互补的数据，其中上述数据写入电路在上述数据写入时根据上述写入数据，把上述第1及第2数据线的一方设定到上述第1及第2电压的一方，同时把上述反相数据线设定到上述第1及第2电压的另一方，上述多个位线驱动部各自具有第1及第2驱动开关，其分别被设置在上述对应的第1位线上的上述第1及第2节点与上述第1及第2数据线之间；第3驱动开关，其被设置在上述对应的第1位线上的1个上述中间节点与上述反相数据线之间，在上述数据写入时，在上述选择列中，上述第1及第2驱动开关的一方与上述第3驱动开关被关合。
3.权利要求1中的薄膜磁体存储装置，具备多个第2位线，其与多个存储单元列分别对应设置，各自形成对应的上述第1位线与互补位线对；第1及第2数据线对，其与上述第1位线的两端分别对应配置，其中上述第1及第2数据线对各自包含用于在上述数据写入时，互相传送互补的数据的2条数据线，上述数据写入电路在上述数据写入时根据上述写入数据，把构成上述第1及第2数据线对的一方的上述2条数据线分别设定到上述第1及第2电压的一方及另一方，上述多个位线驱动部各自具有第1驱动开关，其被设置在上述对应的第1及第2位线上的上述第1节点与上述第1数据线对之间；第2驱动开关，其被设置在上述对应的第1及第2位线上的上述第2节点与上述第2数据线对之间；第3驱动开关，其被设置在上述对应的第1位线上的1个上述中间节点及上述对应的第2位线上的1个中间节点之间，在上述数据写入时，在上述选择列中，上述第1及第2驱动开关的一方与上述第3驱动开关被关合。
4.权利要求3中的薄膜磁体存储装置，其中在上述数据写入时，在上述选择列中，上述第1及第2开关根据上述选择存储单元与上述中间节点的位置关系被有选择地关合。
5.权利要求1中的薄膜磁体存储装置，其中各上述存储单元包含磁阻元件，其根据上述被写入的数据电阻发生变化；存取元件，其在规定电压及对应的上述第1位线之间，与上述磁阻元件串联连接，在数据读出时，上述存取元件至少在选择存储单元中通路，上述薄膜磁体存储装置还具备读出数据线，其沿着与上述多个第1位线交叉的方向，与上述至少1个中间节点中的1个中间节点对应配置；读出选择门电路，其与上述多个第1位线分别对应设置，各自用于在数据读出时，使对应的上述第1位线上的上述1个中间节点与上述读出数据线之间有选择地连接。
6.权利要求5中的薄膜磁体存储装置，其中上述1个中间节点大致位于上述多个第1位线的各自的中央部位。
7.权利要求1中的薄膜磁体存储装置，其中上述多个位线驱动部各自包含第1驱动器晶体管，其被设置在上述第1位线上的对应的节点与上述第1电压之间，由上述数据写入电路控制通与断；第2驱动器晶体管，其被设置在上述第1位线上的上述对应的节点与上述第2电压之间，由上述数据写入电路控制通与断。
8.一种薄膜磁体存储装置，具备多个存储单元，其被按行列状配置，各自存储响应第1及第2数据写入磁场的施加而被写入的数据；多个写字线，其与多个存储单元行分别对应设置，用于在选择行中，使产生上述第1数据写入磁场的上述第1数据写入电流沿规定方向流通；多个位线，其与多个存储单元列分别对应设置，用于在选择列中，使产生上述第2数据写入磁场的上述第2数据写入电流沿与写入数据对应的方向流通；写字线驱动电路，其用于在上述选择行中，在对应的上述写字线的至少一部分中，使上述第1数据写入电流流通，其中上述写字线驱动电路在上述选择行中，把上述对应的写字线上的相当于一端侧的第1节点、相当于另端侧的第2节点及至少1个中间节点中的位于选择存储单元对应的部分的两端的2个节点设定到第1及第2电压的每一方。
9.权利要求8中的薄膜磁体存储装置，其中上述写字线驱动电路包含从第1编号至第M编号(M3以上的整数)的M个驱动开关，其设置在上述各存储单元行，与对应的上述写字线上的上述第1节点、上述至少1个中间节点及上述第2节点分别对应，在从上述一端侧至上述另端侧的方向上被依次配置，在各上述存储单元行中，奇数编号的各驱动开关被设置在上述第1及第2电压的一方与对应的节点之间，偶数编号的各驱动开关被设置在上述第1及第2电压的另一方与对应的节点之间，上述M个驱动开关中的位于上述选择存储单元对应的上述部分的两端的2个驱动开关关合。
10.权利要求9中的薄膜磁体存储装置，其中在奇数行中，上述奇数编号的各驱动开关被设置在上述第1及第2电压的一方与上述对应的节点之间，在偶数行中，上述奇数编号的各驱动开关被设置在上述第1及第2电压的另一方与上述对应的节点之间。
11.一种薄膜磁体存储装置，具备多个存储单元，其被按行列状配置，各自存储响应第1及第2数据写入磁场的施加而被写入的数据；多个写字线，其与多个存储单元行分别对应设置，用于在选择行中，使产生上述第1数据写入磁场的上述第1数据写入电流流通；多个位线，其与多个存储单元列分别对应设置，用于在选择列中，使产生上述第2数据写入磁场的上述第2数据写入电流沿与写入数据对应的方向流通；写字线驱动电路，其用于在上述选择行中，在对应的上述写字线的至少一部分中，使上述第1数据写入电流流通，其中各上述写字线在中间节点与第1电压相接，上述写字线驱动电路包含第1及第2驱动开关，其在上述多个存储单元行的各行中，与对应的上述写字线上的相当于一端侧的第1节点及相当于另端侧的第2节点分别对应设置，在上述选择行中，上述第1及第2驱动开关中的根据选择存储单元与上述中间节点的位置关系被选择的一方使对应的节点与第2电压相接。
12.一种薄膜磁体存储装置，具备多个存储单元，其各自在与被施加的数据写入磁场对应的方向上被磁化而存储数据；多个位线，其与上述多个存储单元的规定区分分别对应设置；数据写入电路，其对上述多个位线中的至少1条按照与写入数据对应的方向供应产生上述数据写入磁场的数据写入电流，其中上述数据写入电路包含多个第1驱动器电路，其与上述多个位线分别对应设置，各自用于驱动对应的位线一端侧的电压，上述多个位线被分割为多个组，上述多个组各自具有X条(X2以上的整数)上述位线，其各个另端侧通过短路节点被电耦合，上述数据写入电路还包含多个第2驱动器电路，其与上述多个组分别对应设置，各自用于驱动对应的上述短路节点的电压，上述多个第1驱动器电路中的与选择存储单元对应的至少1个根据上述写入数据，通过第1及第2电压的一方驱动上述对应的一端侧，上述多个第2驱动器电路中的与上述选择存储单元对应的至少1个根据上述写入数据，通过上述第1及第2电压的另一方驱动上述对应的短路节点。
13.权利要求12中的薄膜磁体存储装置，其中各上述存储单元包含磁阻元件，其根据磁化方向电阻发生变化；存取元件，其在规定电压及对应的位线之间，与上述磁阻元件串联连接，在数据读出时，上述存取元件至少在选择存储单元中通路，上述薄膜磁体存储装置还具备读出数据线，其沿着与上述多个位线交叉的方向，与上述多个位线的上述另端侧对应配置；读出选择门电路，其与上述多个组分别对应设置，各自用于在上述数据读出时，使对应的上述短路节点与上述读出数据线之间有选择地连接。
14.一种薄膜磁体存储装置，具备多个存储单元，其各自在与被施加的数据写入磁场对应的方向上被磁化而存储数据；多个位线，其与上述多个存储单元的规定区分分别对应设置；数据写入电路，其对上述多个位线中的至少1条按照与写入数据对应的方向供应产生上述数据写入磁场的数据写入电流，其中上述多个位线被分割成多个组，上述多个组各自具有中间点之间被电耦合的2条上述位线，上述数据写入电路包含多个第1驱动器电路，其与上述多个位线分别对应设置，各自用于驱动对应的位线的一端侧的电压；多个第2驱动器电路，其与上述多个位线分别对应设置，各自用于驱动对应的位线的另端侧的电压，在上述多个组中的包含选择存储单元的至少1个中，对应的2个上述第1驱动器电路及对应的2个上述第2驱动器电路的一方根据上述写入数据，把对应的2条位线的上述一端侧及上述另端侧的一方分别向第1及第2电压的每一方驱动。
15.权利要求14中的薄膜磁体存储装置，其中各上述存储单元包含磁阻元件，其根据磁化方向电阻发生变化；存取元件，其在规定电压与对应的位线之间，与上述磁阻元件串联连接，在数据读出时，上述存取元件至少在上述选择存储单元中通路，上述薄膜磁体存储装置还具备读出数据线，其沿着与上述多个位线交叉的方向，与上述多个位线的各自的上述中间点对应配置；读出选择门电路，其与上述多个组分别对应设置，各自用于在上述数据读出时，使对应的上述中间点与上述读出数据线之间有选择地连接。
全文摘要
选择列的位线(BL)通过根据列选择结果有选择地通路的第1及第2写字列选择门电路的一方(WCSGo，WCSGe)，与对应的电流回路配线RL同端之间电耦合。数据写入电路(51)通过第1及第2数据总线(DBo，DBe)的一方及反转数据总线(/WDB)，把选择列的位线(BL)的另端及电流回路配线(RL)的另端根据写入数据(DIN)的电平设定到电源电压(Vcc)及接地电压(GND)的每一方。
文档编号G11C11/02GK1430226SQ02159389
公开日2003年7月16日 申请日期2002年12月26日 优先权日2001年12月26日
发明者日高秀人 申请人:三菱电机株式会社