专利名称：数据处理器、半导体存储设备以及时钟频率的检测方法
技术领域：
本发明涉及数据处理器，更具体地说，涉及一种具有半导体存储设备的数据处理器，当从半导体存储设备中读取数据时，需要对其预充电。
背景技术：
诸如微处理器的数据处理器与在预定的频率范围内的时钟同步工作，因此如果时钟在频率上有较大偏移，数据处理器易发生错误。为解决这一问题，比如日本特开55130/2002披露了一个具有频率判断电路的数据处理器，用于判断时钟是否属于预定的频率范围，并且当时钟有频偏时，复位CPU的操作，以预防故障产生。
日本特开55130/2002中说明的数据处理器，包括一个由电容C以及电阻R构成的频率检测器电路。在外加时钟频率变化时的各个定时点，电容C重复充放电。如果充电或者放电不能在一个时钟周期内完成(即，当时钟频率高时)，频率检测器电路会发出一个检错信号。
如上所述的常规数据处理器，因为频率检测器电路是由电容C以及电阻R构成，则由于电源电压和周围温度的变化、有关制造的差异，以及诸如此类的原因引起的检测特性的改变，使得在精确判定时钟频率是否超过预定的频率时会遇到困难。常规数据处理器隐含的另一个问题是频率检测器电路检测特性的改变取决于发货后的使用条件。
另外，电容C以及电阻R的使用导致频率检测器电路需要较大的版面面积，这会在数据处理器要集成在一块芯片上时，不利地导致芯片面积的增加。
发明内容
本发明的目的之一是提供一个减少检测异常时钟频率的性能变化的数据处理器，这一变化是由于电源电压和周围温度的变化，有关制造的差异，以及诸如此类的原因引起的。同样，该数据处理器也可限制版面面积的增长。
为实现上述目的，本发明的数据处理器包括一个半导体存储设备，在预充电结束时监测半导体存储设备内的位线的电势，以判断位线上的电势是否达到预定电势。位线的预充电操作被控制得与外加时钟同步，而且将位线预充电达到预定电势的操作需要一个预定周期。这样，通过判断位线上的电势是否达到预定电势，可检测到外加时钟的一个异常频率。
在上述配置中，既然只要通过例如在现有的和各个位线关联的半导体存储设备上增加锁存电路以及简单的逻辑电路，就可检测到外加时钟的异常频率，则与由电容和电阻构成的常规的频率检测器电路相比，是可以限制版面面积的增加的。
而且，因为将半导体存储器能够读取数据的频率范围作为基准频率用于判断时钟频率是否异常，所以即使有变化的电源电压、周围的温度、有关制造的差异，以及诸如此类的原因存在，数据处理器工作的时钟频率以及基准频率均会以相似特性变化。这样就不必按照数据处理器能工作的频率来调整用于检测半导体存储设备预充电持续时间的电路的特性，从而限制数据处理器费用的增加。
下面结合附图清楚说明本发明的上述以及其它的目的、特征和优点，附图阐述了本发明的示例。
发明简述图1为一框图，说明依照本发明的数据处理器的示例配置；图2为一框图，说明图1所示的半导体存储设备的配置；图3为一电路图，说明包含在半导体存储设备中的预充电持续时间检测器电路的配置；图4为一时序图，显示图2所示的半导体存储设备在正常操作中的数据读操作；图5为一时序图，显示图2所示的半导体存储设备在数据读操作中的错误检测操作。
优选实施例详述通常，数据处理器包括一个半导体存储设备，用于存储CPU处理的数据；一个程序，使CPU执行预定的处理，以及诸如此类的构件。
从半导体存储设备中读取数据时，相应于读取地址的位线被预充电以积累电荷，然后，施加预定的电压到相应于该地址的字线。在这种情况下，当连接到已施加预定电压(选定的)的字线上的存储单元晶体管处于接通(ON)状态时，电流通过存储单元晶体管的源极和漏极流向地电势，并且因为预充电电荷被释放，位线上的电势减至地电势。另一方面，当连接到已施加预定电压(选定的)的字线上的存储单元晶体管处于断开(OFF)状态时，它的源极和漏极间无电流流过，这样，位线上预先充入的电荷保持不变。这时，感测放大器检测位线上的电势，以判断由存储单元上读取的数据为“1”还是为“0”。
控制位线上的预充电操作使其与外加时钟同步，并且要将位线预充电到预定电势(下文中称为“预充电电势”)需要一个预定周期。如果预充电持续时间短于设置位线到预充电电势的预定周期，则无论放电持续时间有多长，都不能读取到正确的数据。
本发明的数据处理器可检测半导体存储设备的预充电持续时间，以及当预充电持续时间较短时，可判断外加时钟出现了异常频率，并发出检错信号。
图1为一框图，说明本发明的数据处理器的示例配置；图2为一框图，说明图1中所示的半导体存储设备的配置。图3为一电路图，说明预充电持续时间检测器电路的配置，该电路包含在图2所示的半导体存储设备中。
如图1所示，本发明的数据处理器包括CPU(中央处理器)10；半导体存储设备20，通过总线40连至CPU10，当从中读取数据时，需要对位线预充电；以及控制电路30，用于复位CPU10的操作，以响应在外加时钟(cpuclk)出现异常频率时半导体存储设备20发出的检错信号。
如图2所示，半导体存储设备20包括存储单元阵列1，由多个用于存储数据的存储单元构成；X-译码器2，用于解码行地址，该行地址用于访问要写入数据或者读取数据的存储单元；以及一个未图示的感测放大器，用于读取存储单元中存储的数据。半导体存储设备20还包括Y-选择器3，用于接通/断开感测放大器的输出，该输出与解码列地址的结果一致，所述列地址用于访问要写入数据或者读取数据的存储单元；输出电路4，用于暂时保存由存储单元阵列1读出的数据；以及预充电持续时间检测器电路5，用于监测正在预充电的位线上的电势，以判断预充电持续时间是否比预定周期短。
输出电路4连接至数据总线6，通过数据总线6与CPU10以及类似的单元进行存储单元阵列1中要被写入和读取的数据的通信。
存储单元阵列1的数据读写操作由一个未图示的模式控制电路控制。同样，对位线的预充电和放电操作由相关的Y-选择器3执行，以响应从模式控制电路发出的预充电信号PRE_B。
如图3所示，预充电持续时间检测器电路5包括多个锁存电路51；以及逻辑电路52，用于对所有锁存电路51的输出信号的逻辑或(OR)操作。各个锁存电路51在预充电结束时，保存一个输出信号，该信号相应于与其关联的位线的电势；并且根据预充电结束时位线电势是否达到预定电势，来切换输出信号。
各个锁存电路51保存一个相应于关联位线的电势的输出信号，并和上升的(或者下降的)预充电信号PRE_B同步；如果来自控制电路30的复位信号RES_B为“低”，复位该输出信号。比如当位线上的电势达到预定的预充电电势，各个锁存电路51发出“高”信号，而当位线上电势未达到预定的预充电电势，将会发出“低”信号。
当任何一个锁存电路51发出“低”信号时，逻辑电路52将输出信号置为“高”。该输出信号作为检错信号使用，用于复位CPU10的操作。当任何一个锁存电路51检测到位线上的电势未达到预充电电势时，逻辑电路52只需要发出“高”或者“低”信号作为检错信号，根据锁存电路51的输出逻辑，逻辑电路52可使用或非门(NOR)、与非门(NAND)以及诸如此类的逻辑门电路。
本发明的数据处理器包括图2所示的半导体存储设备20；以及控制电路30，用来接收半导体存储设备20发出的检错信号，其中，控制电路30一接收到半导体存储设备20发出的检错信号，就发出复位信号，用于复位CPU10的操作。
按照上述配置，下面参考
本发明的数据处理器的操作。
图4为一时序图，显示在正常操作中，图2所示的半导体存储设备的一个读操作。图5显示在数据读操作中，半导体存储设备的一次检错操作的时序图。当本发明的数据处理器被实现在比如单个的半导体集成电路设备上时，图4，图5所示的基本时钟cpuclk在半导体集成电路设备内基于外加时钟(extemal clock)产生，并提供给CPU10，半导体存储设备20，以及控制电路30等等。
如图4所示，当从半导体存储设备20上读取数据时，位线的预充电操作和下降的预充电信号PRE_B同步启动，并且位线的电势在预充电信号PRE_B下一次上升前达到预定的预充电电势。
另一方面，位线的放电操作和上升的预充电信号PRE_B同步启动，位线上的电势在预充电信号PRE_B下一次下降前达到预定电势。在这种情况下，当连接到选定字线上的存储单元晶体管处于接通状态时，位线转换至地电势；反之，当存储单元晶体管处于断开状态时，位线保持预充电电势。
在位线被放电之后，以及下一个预充电操作(响应下降的预充电信号PRE_B)就要启动之前，感测放大器监视位线上的电势，以确定数据的值。比如当位线上的电势为地电势时，感测放大器判定输出数据为“1”；当位线电势保持预充电电势时，判定输出数据为“0”。
在预充电过程结束(预充电信号PRE_B下降)时，预充电持续时间检测器电路5的各个锁存电路51发出一个相应于相关位线上的电势的信号。如图4所示，当外加时钟(extemal clock)在预定的频率范围内下降，位线上的电势在预充电持续时间结束前已达到预定的预充电电势时，则各个锁存电路51发出“高”信号，逻辑电路52发出“低”信号(表明没有检测到错误)，作为检错信号。
另一方面，如图5所示，当施加给半导体存储设备20的时钟频率高于预定的范围(时钟周期较短)，位线的预充电操作响应下降的预充电信号PRE_B而启动，然而按照如前所述的情况，预充电信号PRE_B会在位线达到预定的预充电电势之前开始下降，从而启动了位线的放电操作。
在这种情况下，因为位线上的电势未达到预定的预充电电势，和该位线关联的锁存电路51保持输出信号为“低”，使得逻辑电路52发出“高”信号(表明检测到错误)作为检错信号。
检错信号一直保持为“高”，直到锁存电路51下一次发出因位线上的电势达到预定的预充电电势而产生的“高”信号。
从上述说明可以看到，根据本发明的数据处理器以及时钟频率检测方法，只要在现有的半导体存储设备上增加锁存电路和简单的逻辑电路，就能够检测外加时钟的异常频率，从而和由电容C以及电阻R构成的常规频率检测器电路相比，使限制版面面积的增大成为可能。
同样，在本发明中，监测半导体存储设备的预充电持续时间，以检测外加时钟的异常频率，这样，将半导体存储设备能够读取数据的频率范围作为基准频率，以判断时钟频率是否异常。从而，即使有电源电压和周围温度的变化、有关制造的差异，以及诸如此类的原因存在，数据处理器工作的时钟频率以及基准频率均以相似特性变化。这样就不必按照数据处理器工作频率来调整预充电持续时间检测器电路的特性。这进一步消除了对调整预充电持续时间检测器电路的调整步骤的需要，从而达到限制数据处理器成本增加的效果。
尽管已使用具体条件对本发明的优选实施例进行了描述，但这些描述仅仅为了说明性的目的。需要理解的是，可以进行更改和变动而不偏离权利要求的精神和范围。
权利要求
1.一种数据处理器包括CPU；半导体存储设备，具有预充电持续时间检测器电路，用于在预充电结束时，监测位线上的电势，以判断位线上的电势是否达到预定电势；以及控制电路，用于当位线上的电势未达到预定电势时，复位上述CPU的操作。
2.如权利要求1所述的数据处理器，其特征在于，上述预充电持续时间检测器电路包括多个锁存电路，每个锁存电路用于在预充电结束时保存一个输出信号，该信号相应于与其关联的位线上的电势，每个所述锁存电路根据在预充电结束时，位线电势是否达到预定电势来切换输出信号；以及逻辑电路，用于对所述多个锁存电路的输出信号进行逻辑或操作，以发出操作的结果作为检错信号。
3.一个半导体存储设备，当从中读取数据时，需要对位线预充电，它包括预充电持续时间检测器电路，用于在预充电结束时，监测位线电势，以判断位线电势是否达到预定电势。
4.如权利要求3所述的半导体存储设备，其特征在于，上述预充电持续时间检测器电路包括多个锁存电路，每个锁存电路用于在预充电结束时保存一个输出信号，该信号相应于与其关联的位线上的电势，每个所述锁存电路根据在预充电结束时，位线电势是否达到预定电势来切换输出信号；以及逻辑电路，用于对所述多个锁存电路的输出信号进行逻辑或操作，以发出操作的结果作为检错信号。
5.一种时钟频率检测方法，用于检测外加时钟是否在预定的频率范围中，该方法用在具有半导体存储设备的数据处理器中，当从半导体存储设备中读取数据时，需对各个位线预充电，该方法包括下列步骤在预充电结束时，监测位线上的电势，以判断位线上的电势是否达到预定电势；以及如果位线上的电势未达到预定电势，复位CPU的操作。
6.如权利要求5所述的时钟频率检测方法，还包括下列步骤在预充电结束时，保持相应于位线电势的输出信号；对保持的输出信号进行逻辑或操作；以及发出操作的结果作为检错信号。
全文摘要
在具有半导体存储设备的数据处理器中，半导体存储设备需要在预充电结束时，监测其位线上的电势，以检测外加时钟的异常频率。通过判断位线上的电势是否达到预定电势可检测到异常频率。如果位线上的电势未达到预定电势，复位CPU的操作。
文档编号G11C16/02GK1482543SQ0314767
公开日2004年3月17日 申请日期2003年7月16日 优先权日2002年7月16日
发明者山下和幸 申请人:恩益禧电子股份有限公司