专利名称：用于对自定时半导体存储器施加压力以检测延迟故障的dft技术的制作方法
技术领域：
本发明涉及半导体存储器测试领域，尤其涉及用于检测半导体存储器中延迟故障的可测试性设计(DFT)方法。
背景技术：
集成电路的系统自动测试变得越来越重要。随着每个新一代的集成电路组件密度的发展，系统功能数和时钟速度也大大增加。集成电路已经达到了这样的复杂性和速度，即甚至使用最完善最昂贵的常规测试方案都不能再检测到处理缺陷。然而，用户不接受在操作使用过程中表现出隐藏缺陷，由此出现例如不可靠的生命支持系统或飞机控制系统的那些产品。
自定时半导体存储器在本领域中是公知的，优选用在高速应用场合中。由时钟信号的正边沿或负边沿触发自定时存储器中的读取和写入循环。存储器循环持续到其结束，不依赖于所述时钟边。应用不同于50％的占空比具有检测延迟故障的效果。小于50％的占空比能检测在存储器地址解码器中产生缓慢上升行为的延迟故障。高于50％的占空比能检测在存储器地址解码器中产生缓慢下降行为的延迟故障。此外，时钟占空比还对读出放大器、位线、预充电电路和放电电路施加压力(stress)，从而大致提高延迟故障的检测。当执行修正测试图案时，“速度”测试对延迟故障施加了压力，这是本领域中公知的。然而，对于高频率执行内建自测试(BIST)意味着BIST面积的增加，这对于大多数应用是不可接受的。然而，改变外部时钟的占空比对检测自定时半导体存储器的延迟故障没有效果，因为外部时钟的正边沿或负边沿不能控制时钟循环的结束。在自定时存储器中，根据虚拟模块(dummy blocks)在内部确定读取/写入的结束。因此，不可能通过增加或减小外部时钟的占空比来控制敏化操作，使得存储器测试对于检测缓慢上升和缓慢下降延迟成为很困难的事情。
需要提供一种方案来克服在自定时半导体存储器中用于检测缓慢上升和缓慢下降延迟的速度测试的缺点。
发明内容
已经发现本发明在速度测试以外的在自定时半导体存储器中检测缓慢上升和缓慢下降延迟方面有用。本发明提供了一种用于提高自定时半导体存储器内部块的可控制性的技术，从而占空比成为检测缓慢上升和缓慢下降延迟的参数。
在依照本发明的一个实施方案中，提供了一种为自定时存储器的内部存储器模块提供内部时钟信号的方法。该方法包括从自定时存储器的时钟监控器接收内部时钟信号、接收外部时钟信号、和接收控制信号。根据控制信号，在自定时存储器的正常模式操作过程中为内部存储器模块提供所述内部时钟信号，并在自定时存储器的测试模式过程中为内部存储器模块提供所述外部时钟信号。
在依照本发明另一个实施方案中，提供了一种包括内部存储器模块的自定时存储器。包括时钟监控器，用于接收外部时钟信号并根据该外部时钟信号为所述内部存储器模块提供内部时钟信号。在时钟监控器与内部存储器模块之间设置有测试系统。该测试系统包括与时钟监控器进行信号通信的内部时钟信号输入端口，用于接收内部时钟信号、用于接收外部时钟信号的外部时钟信号输入端口、用于接收控制信号的控制信号输入端口、与内部存储器模块进行信号通信的输出端口、以及多路复用器，其与内部时钟信号输入端口、外部时钟信号输入端口、控制信号输入端口和所述输出端口进行信号通信，控制电路用于接收内部时钟信号、外部时钟信号、和控制信号，并根据该控制信号，在自定时存储器的正常模式操作过程中通过所述输出端口为内部存储器模块提供所述内部时钟信号，以及在自定时存储器的测试模式过程中为内部存储器模块提供所述外部时钟信号。
在依照本发明的另一个实施方案中，提供了一种自定时存储器，包括至少内部存储器模块、时钟监控器，用于接收外部时钟信号并根据该外部时钟信号为所述至少内部存储器模块提供至少内部时钟信号、和设置在时钟监控器与所述至少内部存储器模块之间的测试系统。该测试系统包括至少内部时钟信号输入端口，其与时钟监控器进行信号通信，用于接收至少内部时钟信号、用于接收外部时钟信号的外部时钟信号输入端口、用于接收控制信号的控制信号输入端口、与所述至少内部存储器模块进行信号通信的至少输出端口、以及控制电路，其与所述至少内部时钟信号输入端口、外部时钟信号输入端口、控制信号输入端口和所述至少输出端口进行信号通信，该控制电路用于接收所述至少内部时钟信号、外部时钟信号、和控制信号，并根据该控制信号，在自定时存储器的正常模式操作过程中通过所述至少输出端口为所述至少内部存储器模块提供所述至少内部时钟信号，以及在自定时存储器的测试模式过程中为所述至少内部存储器模块的至少一个提供所述外部时钟信号。
本发明上面的概述不表示本发明的每个公开的实施方案或每个方面。在下面的附图和详细描述中提供了其它方面和实施方案。
考虑到下面结合附图的本发明各个实施方案的详细描述，将会更加彻底地理解本发明，其中图1(现有技术)是示意性图示地址解码器的简化框图，其具有用于产生内部时钟信号的时钟监控器；图2是示意性示出图1中所示地址解码器的简化框图，其具有依照本发明的测试系统；图3A-3C是示意性示出依照本发明各个实施方案的测试系统的简化框图；图4显示了耦合了依照本发明实施方案测试系统的详细的自定时存储器框图；和图5是实现依照本发明的实施方案的步骤流程图。
具体实施例方式
尽管本发明服从于各种变型和可选择的形式，但在附图中通过实施例的方式显示了其具体细节，并将详细描述这些细节。然而应当理解本发明并不限于所述特定的实施方案。相反，本发明是要覆盖落入由所附权利要求限定的本发明的精神和范围内的所有变型、等价物和可选择的形式。
在自定时半导体存储器中，由于自定时操作而使占空比效应消失。内部地确定读取/写入操作的终止。因此，不可能在自定时存储器的内部存储器模块中控制动作的开始或结束，使得存储器测试对于检测缓慢上升和缓慢下降延迟成为很困难的任务。
通过结合依照本发明用于测试自定时存储器的测试系统克服了自定时存储器的这个缺点。该测试系统基于可测试性设计(DFT)技术，其能控制内部存储器模块，从而使占空比成为用于检测缓慢上升和缓慢下降延迟的参数。通过使用依照本发明的测试系统实现外部控制自定时存储器的内部功能的开始和结束，可增加或减小用于检测延迟故障的占空比。优选地，该测试系统用于修改对延迟故障的检测有显著影响的内部存储器模块的占空比。例如，通过控制地址解码器，可检测到由于弱的电阻性开路缺陷而导致的存储器字线中很小的延迟故障。
参照图1，显示了由内部时钟信号PHIX控制的2到4地址解码器125。地址解码器150的控制逻辑，即时钟监控器152根据外部时钟信号CL的正边沿或负边沿而启动。控制逻辑152于是产生内部时钟信号PHIX。根据内部时钟信号PHIX的正或负边沿来控制字线的激活或停用。因而，字线的激活和停用不依赖于外部时钟信号CL。因此，缓慢上升和缓慢下降延迟故障的检测依赖于内部时钟信号PHIX的占空比，而不依赖于外部时钟信号CL。芯片选择CS是激活存储器操作的信号。在一个示例存储器中，当CS是逻辑“1”时，存储器被激活用于读取或写入操作。在另一个示例存储器中，当CS是逻辑“0”时，存储器被激活用于读取或写入操作。因而，根据存储器的设计，inv_2(109)可由缓冲器代替。
参照图2，显示了连接到2到4地址解码器125的依照本发明的测试系统100。测试系统100包括时钟信号输入端口104和106，用于分别接收来自时钟监控器152的内部时钟信号PHIX和外部时钟信号CL。根据在控制输入端口108处接收到的控制信号，多路复用器110通过输出端口102为地址解码器125提供内部时钟信号107(PHIX)或外部时钟信号CL。根据接收到的控制信号，多路复用器110在正常模式中为地址解码器125提供内部时钟信号PHIX，或者在测试模式过程中提供外部时钟信号CL。通过在测试模式过程中为地址解码器125直接施加外部时钟信号CL，将测试系统100置于时钟监控器152和地址解码器125之间能控制地址解码器125的时钟周期。因而，通过能检测延迟故障的外部时钟信号CL，可很容易地控制字线的激活和停用的开始和结束。很明显，测试系统很容易扩展到覆盖由内部存储器时钟控制的多个内部存储器模块，如读出放大器、列和存储体(bank)解码器、预充电和放电电路、和输入/输出锁存器。
参照图3A到3C，显示了依照本发明三个实施方案的测试系统分别耦合到两个内部存储器模块150和151。为了简单起见，图3A到3C中的解释限于两个内部存储器模块。很明显，这些实施方案可以扩展到两个以上的内部存储器模块。
在该方案中，如图3A中所示，在时钟监控器152和每个内部存储器模块150和151之间设置有两个测试系统100，100’，即，一个测试系统用于分别控制一个内部存储器模块150和151。缓冲器131将时钟监控器152耦合到测试系统100，100’的输入。
可选择地，如图3B中所示，在时钟监控器152之间设置有分别具有两个输出端口201和202的一个测试系统200。根据在控制输入端口208处接收到的控制信号，多路复用器210通过输出端口201和202为内部存储器模块150和151分别提供在输入端口204处接收到的内部时钟信号PHIX，或在输入端口206处接收到的外部时钟信号CL。根据接收到的控制信号，测试系统200在正常模式中为内部存储器模块150和151提供内部时钟信号PHIX，或者在测试模式过程中提供外部时钟信号CL。缓冲器231将时钟监控器152的一个输出耦合到测试系统200的输入。
在一个实施方案中，如图3C中所示，测试系统300通过输入端口304和305分别接收用于内部存储器模块150和151的两个内部时钟信号。根据在控制输入端口308处接收到的控制信号，多路复用器310通过输出端口301和302为内部存储器模块150和151分别提供在输入端口304和305处接收到的内部时钟信号，或者在输入端口306处接收到的外部时钟信号CL。缓冲器331，332将时钟监控器152的输出与测试系统300的输入端304，305耦合。
参照图4，依照本发明实施方案的测试系统410耦合到自定时存储器415。测试系统410产生用于地址解码器的时钟430和用于控制存储器415的其它模块的内部时钟425(PHIX)。测试系统410具有测试模式输入411、外部时钟信号的输入412、和芯片选择413。
在另一个实施方案中，控制信号输入端口和外部时钟信号输入端口连接到在和存储器的芯片相同的芯片上实现的测试电路。该测试电路控制测试系统的操作模式。例如，测试电路在测试模式过程中提供用于启动测试模式的控制信号、用于终止测试模式的控制信号，以及其它任选的信号。在示例实施方案中，当没有接收到控制信号时测试系统以正常模式操作。在测试模式过程中提供控制信号例如实现了通过根据预定的测试图案将提供的外部时钟信号切换到不同的内部存储器模块，使用一个测试系统测试多个内部存储器模块。测试电路根据用于检测延迟故障的预定测试图案产生外部时钟信号，其例如具有比内部存储器模块的50％占空比更低或更高的占空比，并在测试模式过程中将其提供给测试系统。
依照本发明的测试系统提供了一种易于实现的DFT技术，用于在测试模式中用外部时钟信号对内部存储器模块施加压力，显著提高了在自定时存储器中检测延迟故障的能力。使用现有的技术，测试系统的电路可以很容易地集成到现有设计的自定时半导体存储器中。此外，测试系统显著提高了测试能力，同时对于其实现仅要求最小的面积开销。图5中显示了实现本发明实施方案的过程。方法700为自定时存储器的内部存储器模块提供了外部时钟信号。从自定时存储器的时钟监控器接收(701)内部时钟信号。接收(720)外部时钟信号。接收(730)控制信号。根据控制信号的状态(740)，在自定时存储器的正常模式操作(750)过程中为内部存储器模块提供所述内部时钟信号，或者在自定时存储器的测试模式(760)过程中为内部存储器模块提供所述外部时钟信号。
在不脱离由所附权利要求所确定的本发明的精神和范围的情况下，本发明多个其它的实施方案对于本领域熟练技术人员来说是显而易见的。
权利要求
1.一种用于为自定时存储器的内部存储器模块提供外部时钟信号的方法(700)，包括从自定时存储器的时钟监控器接收(710)内部时钟信号；接收(720)外部时钟信号；接收(730)控制信号；根据控制信号(740)，在自定时存储器的正常模式操作(750)过程中为内部存储器模块提供所述内部时钟信号，并在自定时存储器的测试模式(760)过程中为内部存储器模块提供所述外部时钟信号。
2.根据权利要求1所述的用于为自定时存储器的内部存储器模块提供外部时钟信号的方法，其中根据预定的测试图案产生在测试模式过程中接收到的外部时钟信号。
3.根据权利要求2所述的用于为自定时存储器的内部存储器模块提供外部时钟信号的方法，其中在测试模式过程中接收到的外部时钟信号包括低于所述内部存储器模块的50％占空比的占空比。
4.根据权利要求2所述的用于为自定时存储器的内部存储器模块提供外部时钟信号的方法，其中在测试模式过程中接收到的外部时钟信号包括高于所述内部存储器模块的50％占空比的占空比。
5.根据权利要求1所述的用于为自定时存储器的内部存储器模块提供外部时钟信号的方法，其中在缺少控制信号的情况下将所述内部时钟信号提供给所述内部存储器模块。
6.根据权利要求1所述的用于为自定时存储器的内部存储器模块提供外部时钟信号的方法，其中提供表示启动测试模式的控制信号。
7.根据权利要求6所述的用于为自定时存储器的内部存储器模块提供外部时钟信号的方法，其中提供表示终止测试模式的控制信号。
8.根据权利要求7所述的用于为自定时存储器的内部存储器模块提供外部时钟信号的方法，其中至少在测试过程中提供控制信号。
9.一种自定时存储器，包括内部存储器模块(150)；时钟监控器(152)，用于接收外部时钟信号并根据其为所述内部存储器模块提供内部时钟信号(PHIX)；设置在时钟监控器与内部存储器模块之间的测试系统(100)，该测试系统包括与时钟监控器(152)进行信号通信的内部时钟信号输入端口(PHIX)，用于接收内部时钟信号(PHIX)；用于接收外部时钟信号的外部时钟信号(CL)输入端口；用于接收控制信号的控制信号(CS)输入端口；与内部存储器模块进行信号通信的输出端口(102)；以及多路复用器(110)，其与内部时钟信号(PHIX)输入端口、外部时钟信号输入端口(CL)、控制信号输入端口(CS)和输出端口进行信号通信，该控制电路用于接收内部时钟信号、外部时钟信号、和控制信号，并根据该控制信号，在自定时存储器的正常模式操作过程中通过所述输出端口为内部存储器模块提供所述内部时钟信号，以及在自定时存储器的测试模式过程中为内部存储器模块提供所述外部时钟信号。
10.根据权利要求9所述的自定时存储器，其中所述时钟监控器包括用于接收外部时钟信号的输入端口，且其中该输入端口与测试系统的外部时钟信号输入端口相连。
11.根据权利要求10所述的自定时存储器，包括与测试系统进行信号通信的测试电路，该测试电路用于为测试系统提供控制信号，并用于在测试模式过程中为测试系统提供外部时钟信号。
12.根据权利要求9所述的自定时存储器，其中内部存储器模块包括地址解码器。
13.根据权利要求9所述的自定时存储器，其中内部存储器模块包括读出放大器。
14.根据权利要求9所述的自定时存储器，其中内部存储器模块包括列和存储体解码器。
15.根据权利要求9所述的自定时存储器，其中内部存储器模块包括预充电和放电电路。
16.根据权利要求9所述的自定时存储器，其中内部存储器模块包括输入/输出锁存器。
17.一种自定时存储器，包括至少内部存储器模块；时钟监控器，用于接收外部时钟信号并根据其为所述至少内部存储器模块提供至少内部时钟信号；设置在时钟监控器与所述至少内部存储器模块之间的测试系统，该测试系统包括与时钟监控器进行信号通信的至少内部时钟信号输入端口，用于接收至少内部时钟信号；用于接收外部时钟信号的外部时钟信号输入端口；用于接收控制信号的控制信号输入端口；与所述至少内部存储器模块进行信号通信的至少输出端口；以及控制电路，其与所述至少内部时钟信号输入端口、外部时钟信号输入端口、控制信号输入端口和至少输出端口进行信号通信，该控制电路用于接收至少内部时钟信号、外部时钟信号、和控制信号，并根据该控制信号在自定时存储器的正常模式操作过程中通过所述至少输出端口为所述至少内部存储器模块提供所述至少内部时钟信号，以及在自定时存储器的测试模式过程中为所述至少内部存储器模块的至少一个提供所述外部时钟信号。
18.根据权利要求17所述的自定时存储器，其中所述控制电路包括多路复用器。
19.根据权利要求18所述的自定时存储器，其中所述至少内部存储器模块包括地址解码器。
20.根据权利要求19所述的自定时存储器，其中所述至少内部存储器模块包括读出放大器。
21.根据权利要求20所述的自定时存储器，其中所述至少内部存储器模块包括列和存储体解码器。
22.根据权利要求21所述的自定时存储器，其中所述至少内部存储器模块包括预充电和放电电路。
23.根据权利要求22所述的自定时存储器，其中所述至少内部存储器模块包括输入/输出锁存器。
24.根据权利要求23所述的自定时存储器，包括与测试系统进行信号通信的测试电路，该测试电路用于为测试系统提供控制信号，并在测试模式过程中为测试系统提供外部时钟信号。
全文摘要
本发明涉及一种设置在自定时存储器的时钟监控器(152)与内部存储器模块(125)之间的测试系统(100)。在一个实施方案中，测试系统(100)接收来自时钟监控器(152)的内部时钟信号(104)、外部时钟信号(CL)和控制信号(CS)。在自定时存储器的正常模式操作过程中，测试系统的多路复用器(110)根据控制信号(CS)为内部存储器模块(125)提供内部时钟信号(104)，在自定时存储器的测试模式(108)过程中为内部存储器模块(125)提供外部时钟信号(CL)。通过在测试模式过程中直接施加外部时钟信号(CL)，测试系统(100)能控制内部存储器模块(125)的时钟周期。因而，适当地为内部存储器模块施加压力能够检测较小的延迟故障。
文档编号G11C29/00GK1926638SQ200580006885
公开日2007年3月7日 申请日期2005年3月3日 优先权日2004年3月5日
发明者M·阿齐曼, A·马希 申请人:皇家飞利浦电子股份有限公司